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利用常规的预综合(行为)仿真验证Verilog设计，并使用后综合仿真，是一种很好的设计实践。在调试仿真和硬件之间的不匹配时，这实际上是强制性的。如何使用开源的IceStorm流来实现iCE40 FPGA？
浏览 14提问于2017-07-18得票数 3
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我想涉足硬件和协议的设计，特别是无线mesh网络的设计。有没有一种基于软件的替代方法来设置FPGA并为其编写代码？是否有适合为此类设备编写/设计协议的工具？
澄清:我正在寻找免费的，最好是开源的工具。
浏览 1修改于2008-10-03得票数 2
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我使用的是带有Altera Cyclone IV FPGA的de0-nano板。我的设计分为硬件部分和软件部分。硬件部分是使用运行软件部分的Nios II cpu来实现qsys项目。一个端口连接到cpu，另一个端口被导出，以便硬件可以对其进行写入。我的设计并没有像我想要的那样工作。我不知道是因为硬件还是软件的原因，所以我想通过另一种方式读取内存，我不知道我可以使用哪种工具。
浏览 2提问于2014-08-28得票数 0
我要为CAN总线网络中的工业控制系统设计一个IO模块。我知道所有这些选项都需要不同的硬件；比如电流隔离或不同的电压水平等。我正在考虑将这个额外的硬件作为一个插件模块，或者作为一个可选的额外的夹层PCB。
我的问题是:由于IO引脚的可重新配置用途，FPGA是正确的选择吗？(Xilinx、altera/intel和microsemi都
浏览 6提问于2017-02-22得票数 0
长话短说，我的一位负责硬件的同事正在努力优化他的FPGA VHDL代码。在软件方面，我想知道是否会有类似VHDL中的关键字“挥发性”(例如，在C++中)。这样做的目的是避免编译器对代码进行“过多”优化，在不触及环境设置的情况下为FPGA提供一个损坏的固件(以便代码可以在不同的设计软件上使用)。
浏览 2提问于2016-09-13得票数 0
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我有一块Zynq开发板(Z7020)，在硬件核心上我运行的是Linux。我想要控制逻辑，我将编程到Zynq的FPGA部分，与一个GUI界面运行在硬件核心上，并显示在连接的触摸显示屏上。在选择选项或从GUI界面启动/停止任务时，是否仅向FPGA发送中断？
我如何将任务已完成的指示从FPGA返回到硬件核心，或者可能返回一些数据？
浏览 3修改于2016-03-17得票数 0
我只是个FPGA和硬件编程的初学者。我只用quartus和DE10标准的现场可编程门阵列构建了NIOS，并尝试了一些东西(我再也无法访问了)。因此，我所知道的就是创建一个位流或网表来对FPGA进行编程，这可以在设计完成后通过quartus的编程器功能来完成。我这里的问题是，当代码是用python编写的，并且可能使用几个库时，OpenVINO如何设法对FPGA进行编程。我已经订购了OpenVINO入门平台..但我需要知道这是怎么回事。
浏览 44提问于2020-04-26得票数 0
现在，我想在FPGA逻辑中构建一个协处理器块，并为同一FPGA中的ARM处理器编写设备驱动程序，以便将工作从ARM卸载到FPGA。我很难弄清楚如何最好地设计这个界面。如果对协处理器的访问是独占的，则可以将数据写入驱动程序，处理将在FPGA结构中进行，并通过调用读取来检索数据。然而，独占访问协处理器硬件将是一种浪费。理想情况下，任何用户空间进程都可以使用硬件。驱动程序将处理硬件访问，调用进程可以在需要时保持设备文件的打开状态。当然，任何见解或指导都将非常
浏览 2提问于2015-03-14得票数 2
我以实习生的身份参与了一个项目，目标是在Intel Arria FPGA 10上开发PCI Express“主机”解决方案。首先，重点研究了采用FPGA的硬件PCI Express硬件IP和嵌入式硬件处理器系统的可能性。PCI Express系统用于总线上的通信，以及用于初始化和管理的硬件处理器块。谢谢,
浏览 19提问于2018-02-23得票数 0
在我目前正在进行的一个设计中，我需要四端口ram。然而，在查找表中实现它会占用大量的区域，并且我无法使用该设置达到所需的性能。既然我的FPGA有单端口和双端口ram的硬件模块，有没有什么我可以把它们组合起来做四端口内存的呢？
浏览 2修改于2012-04-06得票数 3
它有一个FPGA卡，我已经从外部连接到了一个传感器。
我想知道如何执行“周期精确”模拟，包括模拟传感器的自定义外部刺激。模拟labView -> FPGA -> labView接口的例子有很多，但对LabView -> FPGA ->外部硬件的模拟还很少。如果它不是NI FPGA系统，我会为此编写一个HDL测试台，但是在NI FPGA框架中，我不知道把我的测试台放在哪里。事实上，有一个地方可以放置硬件描述语言测试平台，但正如我所说，唯一可用的接口
浏览 1提问于2013-06-18得票数 1
我一直在研究开发一个用于高清视频捕获的硬件模块。我是一个新手，所以我环顾四周，发现我需要一块FPGA开发板来测试我的设计，然后可能通过ASIC或FPGA本身来部署它。我发现人们已经用Verilog/VHDL语言编写了内核，我可以直接在我的设计中使用，例如PCIe接口模块，DDR3存储器控制器模块等。我只需要以一种逻辑的方式连接它们并测试我的设计。一旦我有了一个可以工作的设计，我想要批量生产它，我如何授权核心？
我知道这可能取决于我购买内核的具体供应商，但我只是
浏览 5修改于2009-12-17得票数 4
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我知道在使用这些输入之前，需要将所有输入同步到FPGA，以避免亚稳态。我还意识到需要在一个FPGA中同步跨时钟域的信号。这个问题与跨越时钟域无关。我的问题是，在设计中常规地注册的所有输入和输出的，每个的内部硬件模块是否是一个好主意。其基本原理是，为了提高时钟速率，我们要打破组合逻辑的长链，以便满足所选时钟速率的定时约束。答案摘要
经验法则:注册所有内部FPGA核心的输出，不需要注册输入。如果输出已经来自寄存器，例如状态机的状态寄存器，那么就不需要再次注册。
浏览 3修改于2011-12-20得票数 6
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我有一个altera DE2 cyclone-ii fpga板，我想在it.Is上使用GNU无线电实现一个软件定义无线电( SDR )项目可以加载Ettus Research.If提供的USRP硬件驱动程序( FPGA build)可能我可以做it.If没有其他方法在FPGA上实现SDR :)
浏览 6修改于2020-03-03得票数 0
的设计是为了在硬件中快速解压缩，在硬件中使用它的纹理采样器。在我看来，一种纹理格式被设计成可以在硬件中快速解压缩，它需要乘法或除法，这让我觉得很奇怪。我正在实现我的GPU的FPGA上只有有限的乘法资源，我想把它们保存到真正需要它们的地方。
浏览 5修改于2019-06-07得票数 1
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我需要对现场可编程门阵列(FPGA)设计中的后合成硬件描述语言(HDL)文件进行一些修改。在设计过程中，我使用的是Microsemi公司的自由系统芯片(SoC)工具。总的来说，它有三个不同的设计过程，例如
这是这项工作的总体思路。
浏览 0修改于2016-04-21得票数 0
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我正在设计一个基于xilinx fpga上的microblaze微处理器的微控制器。大部分硬件设置都已完成。在这一点上，我要更新的是要在microblaze上运行的c代码。
浏览 9修改于2009-09-05得票数 6
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我正在研究一个通过pcie连接的fpga控制器。调试硬件的唯一方法是使用chipscope。所以我通过我的驱动程序执行命令，并检查来自fpga的信号。问题是，每当我想要检查信号以调试项目时，构建项目并将其加载到fpga中需要花费大量时间。
有没有更简单的方法来调试连接到pcie的fpga？有没有一种方法可以模拟所有的pcie信号，而不需要运行fpga？
浏览 6提问于2014-07-03得票数 1
我们正在进行一个硬件设计，将触摸屏输入通过I2C传递到FPGA。FPGA将I2C数据转换为PCIe格式。PCIe将触摸屏数据传递给处理器。
浏览 3提问于2011-09-09得票数 2
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