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- 来自专栏数字IC经典电路设计
数字分频器设计（偶数分频、奇数分频、小数分频、半整数分频、状态机分频|verilog代码|Testbench|仿真结果）
T = ( Ma+(M+1)b )/ a+b,这里我们发现组成小数分频使用了a个M分频和b个M+1分频的整数分频电路。 五、半整数分频 5.1 占空比50%半整数分频 对于使用小数分频法得到的，以3.5分频为例，需要使用一个四分频和一个三分频，七个周期内，输出两个1，但是信号时序难以得到保障，时钟信号的质量得不到保证。 那有没有新的方法可以优化半整数分频呢？ 可以这样实现半整数分频： （1）在源时钟上升沿分别产生由 4 个和 3 个源时钟周期组成的 2 个分频时钟。 半整数分频：半整数分频是小数分频的特殊情况，之所以会拎出来单独讲，是因为根据小数分频的双模前置法做出来的波形时序较差。如果需要得50%的半整数分频怎么办？ 首先做出两个上升沿和下降沿二分频信号，通过在半整数两边寻找相邻的的奇数和偶数（决定信号电平周期数），然后做逻辑运算即可以得到占空比50%的半整数分频。
10.6K40编辑于 2023-05-18 - 来自专栏FPGA探索者
Verilog笔记——奇数分频和小数分频
偶数分频 简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。 2. 奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 以7分频为例，代码如下： /******************************************** 计数器实现 7 分频 ********************* ); reg [2:0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。
1K30发布于 2021-03-15 - 来自专栏FPGA开源工作室
Verilog实现偶数、奇数、半整数、分数（小数）分频，画电路图用D触发器实现分频
通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。 clk_c : clk_a; endmodule 3 半整数分频 说明：占空比非50% 网上广为流传的一种分频结果是，半分频多出来那半个周期为高电平，其余为低电平。 图4半整数分频的波形 给出Verilog设计： module for_practice( input clk, input arst, output clk_div ); parameter 参考[3] 4分数（小数）分频 此部分主要参考[1][2]. 说明：占空比非50% 比如8.7分频。 分数分频器的原理可以用下图来概括。 ? 图5分数分频的原理 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。
4.1K10发布于 2020-03-06 - 来自专栏FPGA探索者
笔试 | Verilog分频器代码——50%占空比奇数分频、0.5型小数分频
偶数分频 简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。 2. 奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 以7分频为例，代码如下： /******************************************** 计数器实现 7 分频 ******************** ); reg [2:0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。
3K30编辑于 2022-05-26 - 来自专栏瓜大三哥
非整数分频模块
非整数分频模块有两种实现方法，分别为分频比交错法和累加器分频法。下面分别进行介绍。 1．分频比交错法 分频比交错法，顾名思义就是在一定时间间隔T内，由不同的分频比电路交叉着对输入信号进行分频，从而在T时间内达到小数分频的目的。 假设要实现8.666666分频，则可以以6次分频为一个周期，每个周期内进行2次9分频和4次8分频，这样，输出F_OUT均为F_IN的8.666666分频，该类分频器的程序结构如图所示。 在这种方法中，为使分频输出信号的占空比尽可能均匀，8分频和9分频应交替进行。 ? 2．累加器分频法 累加器分频法的结构如图所示，通过调整步长STEP 的值来实现不同的分频比。假设累加器位数为8，则累加器的模值N为28＝256。若STEP＝27，则分频比K为： ?
1K81发布于 2018-02-24 - 来自专栏根究FPGA
奇分频与偶分频
题目： 设计一个占空比1：1的三分频电路 怎么做暂且不讲，容我先念叨一下这类题的原理！ 首先要明确的是：几分频就是输出的分频时钟中包含几个系统时钟。 其次分频有两种，一种是偶分频，另一种是奇分频，我们分开来讲。 一、偶分频 分频在FPGA通过计数器实现，偶分频计数只需计数到N/2-1，然后进行时钟翻转，同时将计数器清零，即可得到（偶数）N分频，很简单就不赘述了。 实现奇分频的方法有很多种，很常用的方法为相位异或法，该方法的总结：对于实现50%奇数N分频电路，首先进行进行上升沿进行模长N计数，计数选定到某一个值进行输出时钟翻转，然后再经过（N-1）/2（重点！ 50%的奇数N分频时钟，两个占空比非50%的奇数N分频时钟相或运算，得到占空比50%的N分频时钟。
1.5K20发布于 2020-06-29 - 来自专栏瓜大三哥
奇数分频
奇数倍分频有多种实现方法，下面介绍常用的错位“异或”法的原理。如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转。 这样实现的三分频占空比为1/3 或者2/3。 如果要实现占空比为50%三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后将下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。 奇数N分频时钟。 两个占空比非50%的N分频时钟相或运算，得到占空比为50%的奇数N分频时钟。
1.2K100发布于 2018-02-24 - 来自专栏个人测试
FPGA学习-7偶分频——六分频器
一、分频器 1.定义 分频器是数字系统设计中最常见的基本电路之一。所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。 分频器分为偶数分频器和奇数分频器，和计数器非常类似，有时候甚至可以说就是一个东西。 2.实现分频 想得到比固定时钟频率更慢的时钟，可以将固定时钟进行分频 想得到比固定时钟频率更快的时钟，可以将固定时钟进行倍频 又两种方式实现分频与倍频 ①锁相环pll ②自己编写verilog语言来实现 3.奇偶分频 偶分频：成倍数低于输入频率的输出信号有2、4、6、8分频 奇分频：成倍数低于输入频率的输出信号有3、5、7、9分频 分频就是输出信号的一个周期对应clk的6个周期 凡是时钟信号都要连接到全局时钟网络 4.实现偶分频方式 方式一：在分频之后的时钟产生的（分频） 方式二：在系统信号中产生的（降频） 其区别如下，实现的条件一个是在分频之后为条件，另外一个是在系统时钟下产生的，我们建议使用第二种方式 图片
1.5K80编辑于 2022-08-16 - 来自专栏数字芯片
FPGA奇数分频
设计中尽量还是要避免使用自己计数分频得到的时钟，去使用厂家自带的分频IP（如Vivado中的clock wizard）。 偶数分频比较简单，这里略过。 对于不要求占空比为50%的奇数分频，也比较简单，直接模N计数，期间进行两次翻转就可以了。 这里重点介绍要求占空比为50%的奇数分频。 步骤： 1. 输出时钟clk_o = clk_p | clk_n; 图解：（假如需要5分频） ?
1.3K11发布于 2020-07-20 - 来自专栏程序员
VHDL实现分频器
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/89353149 10分频电路 分频器） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL 分频电路（2，4，8分频电路） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL counter(0); clk_div_4<=NOT counter(1); clk_div_8<=NOT counter(2); END clk_div_behavior; 占空比为2:4的6分频器 DOWNTO 0):="101"; BEGIN PROCESS(clk) BEGIN IF(clk'EVENT AND clk='1')THEN IF(temp=counter)THEN --控制分频
1.2K30发布于 2019-05-25 - 来自专栏FPGA技术江湖
FPGA系统性学习笔记连载_Day11【奇分频、偶分频】
连载《叁芯智能fpga设计与研发-第11天》 【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】 原创作者：紫枫术河 转载请联系群主授权，否则追究责任 这篇文章记录奇分频、偶分频的设计原理 、verilog代码实现及示波器验证 一、时钟 时钟：是一个占空比为50%的周期信号，在数字电路中用这个信号来做时间基准，下图展示一个50MHz的时钟信号 二、时钟分频 时钟分频：分为奇分频和偶分频， 三、奇分频 奇分频：意思对一个时钟进行奇数次分频 假如：我们有一个50MHz的基准信号，我们要得到10MHz信号，该怎么做？ 3、50Mhz分频为10Mhz 1）、首先我们要进行5分频 5分频：分频后的周期为之前的5个周期电平。 2）、如果周期电平确定为5个，那么我们就需要2.5个周期就改变一次电平状态，才能满足5分频。 3）、实现：在FPGA中，我们没有小数，也就没法实现2.5个周期时，进行电平翻转 4、我们可以将50Mhz分2次计数 1）、上升沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平 2）
1.2K00发布于 2021-04-06 - 来自专栏AIoT技术交流、分享
STM32如何计算RTC时钟异步预分频和同步预分频
在配置RTC时钟时预分频器是关键指标，通过配置预分频器可以自定义计数周期。 以STM32L0系列MCU为例，介绍RTC时钟的异步预分频和同步预分频配置方法。 预分频器分为 2 个可编程的预分频器：通过 RTC_PRER 寄存器的 PREDIV_A 位配置的 7 位异步预分频器（范围0~2^7），通过 RTC_PRER 寄存器的 PREDIV_S 位配置的 15 位同步预分频器（范围0~2^15）。 在参考文档中给出了（f ck_apre）异步预分频和（f ck_spre）同步预分频的计算公式，（f ck_apre）异步预分频主要是亚秒级计数，（f ck_spre）同步预分频是普通得日历计数（秒级别 ），在计算两个预分频器时，推荐将异步预分频器（PREDIV_A）配置为较高的值，以最大程度降低功耗。
1.8K20发布于 2021-01-20 - 来自专栏Java架构师必看
cdn加速的原理_一文读懂分频器
今天说一说cdn加速的原理_一文读懂分频器,希望能够帮助大家进步!!!
1.5K30编辑于 2022-08-14 - 来自专栏数字IC小站
【005】数字IC笔面试常见题
代码核心如下： 偶数分频 偶数分频器的实现简单，用计数器在上升沿或者下降沿计数，当计数器的值等于分频系数的一半或等于分频系数时，信号翻转。 奇数分频 奇数分频器跟偶数分频器一样，当计数器的值等于分频系数（加1或者减1）的一半或等于分频系数时，时钟信号翻转。 分数分频 分数分频也叫小数分频器，比如8.7分频。 分数分频器的原理可以用下图来概括。 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。 小数分频是达不到50%的占空比的。
52810编辑于 2022-08-26 - 来自专栏FPGA技术江湖
FPGA学习altera 系列 第十六篇 分频器设计
项目名称：分频器 具体要求：将本地晶振分频成一定的频率。 架构图如下： ? ? 系统设计： 1. 工程的名称：div_freq。 2. 状态转移图如下： ? HW：高电平所占的周期数 LW：低电平所占的周期数 设计代码如下： /* 模块名称：div_freq 模块功能：将本地晶振分频成一定的频率且占空比可调 作者：郝旭帅 邮箱：746833924@qq.com default : state <= s0; endcase end end endmodule 解析： 笔者想把本地晶振（50MHz）分频到 本地晶振是50MHz,我们分频出来的时钟为10MHz，并且占空比为60%。 如果本地晶振或者输出的时钟和笔者的设计不同，请自行更改设计，以保证设计的正确性。
74910发布于 2020-12-29 - 来自专栏全栈程序员必看
epp和edr_一文读懂分频器
当前终端安全概念包括：针对云工作负载保护平台cwpp、端点防护平台epp和终端全检测响应平台edr。HIDS品类（长亭牧云、青藤万相）更倾向于CWPP的落地产品。
3.9K10编辑于 2022-11-03 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，附源码，获取源码，请在“FPGA技术江湖”公众号内回复“任意分频器设计源码”，可获取源码文件。话不多说，上货。 ? 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 ? 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 通过对两个计数器的计数，一个计算到了跳转下一个状态，等下一计数器计数到了又调回第一个状态，从而完成任意分频器的设计。 ?
81910发布于 2020-12-29 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，话不多说，上货。 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 设计架构 设计框架图： 状态转移图： 通过对两个计数器的计数，一个计算到了跳转下一个状态，等下一计数器计数到了又调回第一个状态，从而完成任意分频器的设计。
43010编辑于 2025-01-13 - 来自专栏FPGA技术江湖
FPGA学习altera 系列 第二十六篇 奇分频设计
项目名称：奇分频； 具体要求：奇分频且占空比为50%； 项目分析：将外部的时钟进行奇数分频，且要求占空比为50%。 ? 架构图如下： ? 系统设计： 1. 工程的名称：div_freq。 2. 假设进行奇分频（3分频），只在上升沿的时候发生动作是不可能完成占空比为50%（占空比是1/3或者2/3）。所以我们考虑在时钟的上升沿和下降沿发生动作。 3. 设计方法 使用两个计数器，一个计数器在上升沿计数，一个计数器在下降沿计数（假设5分频）。 ? 然后根据两个计数器形成对应的波形（前面3周期的高电平，后面两个低电平）： ? 1'b1 : 1'b0; assign clk_out = clk1 & clk2; endmodule 解析： parameter N = 3；N代表奇分频的几分频 clk1 = (cnt1 1'b1 : 1'b0; 如果进行N分频，那么应该先做出来高电平为（N-1）/2 + 1个周期，剩下的为低电平。假设为5分频，那么高电平应为（5-1）/2 + 1 = 3个周期。
43510发布于 2020-12-29 - 来自专栏OpenFPGA
UltraScale时钟资源和时钟管理模块
预触发器D，用于降低输入时钟的频率，然后将其送入相位/频率比较器；反馈分频器M，由于在将它送给相位比较器之前，其将VCO的输出频率进行分频，所以其充当乘法器的角色。 可以在配置时，对每个分频器进行编程，分频因子为1~128中的任意整数。 MMCM有3个输入抖动过滤器选项：低带宽、高带宽和优化模式；其中： (1)低带宽模式有最好的抖动衰减。 MMCM也有一个小数计数器，它位于反馈路径（充当乘法器）或者输出路径。小数计数器允许非整数的1/8增量。因此，增加频率合成能力8倍。 7系列FPGA中，时钟区域的宽度（水平方向）为芯片宽度的一半，而UltraScale不再有这种限制。 BUFGCE_DIV具有分频功能，对于简单的分频，相比于MMCM/PLL，BUFGCE_DIV在功耗上更具优势，而且如果分频时钟和源时钟有跨时钟域路径，那么相应的Clock Skew会更小。
3.6K10发布于 2021-09-07
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