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- 来自专栏数字IC经典电路设计
数字分频器设计（偶数分频、奇数分频、小数分频、半整数分频、状态机分频|verilog代码|Testbench|仿真结果）
T = ( Ma+(M+1)b )/ a+b,这里我们发现组成小数分频使用了a个M分频和b个M+1分频的整数分频电路。 五、半整数分频 5.1 占空比50%半整数分频 对于使用小数分频法得到的，以3.5分频为例，需要使用一个四分频和一个三分频，七个周期内，输出两个1，但是信号时序难以得到保障，时钟信号的质量得不到保证。 那有没有新的方法可以优化半整数分频呢？ 可以这样实现半整数分频： （1）在源时钟上升沿分别产生由 4 个和 3 个源时钟周期组成的 2 个分频时钟。 半整数分频：半整数分频是小数分频的特殊情况，之所以会拎出来单独讲，是因为根据小数分频的双模前置法做出来的波形时序较差。如果需要得50%的半整数分频怎么办？ 首先做出两个上升沿和下降沿二分频信号，通过在半整数两边寻找相邻的的奇数和偶数（决定信号电平周期数），然后做逻辑运算即可以得到占空比50%的半整数分频。
11.5K40编辑于 2023-05-18 - 来自专栏FPGA探索者
Verilog笔记——奇数分频和小数分频
奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 以7分频为例，代码如下： /******************************************** 计数器实现 7 分频 ********************* 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。 clk_p <= 1'b0; end else begin if( count_p == 3'd4 clk_n <= 1'b1; end else begin if( count_n == 3'd4
1.1K30发布于 2021-03-15 - 来自专栏FPGA开源工作室
Verilog实现偶数、奇数、半整数、分数（小数）分频，画电路图用D触发器实现分频
通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。 clk_c : clk_a; endmodule 3 半整数分频 说明：占空比非50% 网上广为流传的一种分频结果是，半分频多出来那半个周期为高电平，其余为低电平。 图4半整数分频的波形 给出Verilog设计： module for_practice( input clk, input arst, output clk_div ); parameter 参考[3] 4分数（小数）分频 此部分主要参考[1][2]. 说明：占空比非50% 比如8.7分频。 分数分频器的原理可以用下图来概括。 ? 图5分数分频的原理 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。
4.3K10发布于 2020-03-06 - 来自专栏FPGA探索者
笔试 | Verilog分频器代码——50%占空比奇数分频、0.5型小数分频
奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 以7分频为例，代码如下： /******************************************** 计数器实现 7 分频 ******************** 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。 clk_p <= 1'b0; end else begin if( count_p == 3'd4 clk_n <= 1'b1; end else begin if( count_n == 3'd4
3.2K30编辑于 2022-05-26 - 来自专栏瓜大三哥
非整数分频模块
非整数分频模块有两种实现方法，分别为分频比交错法和累加器分频法。下面分别进行介绍。 1．分频比交错法 分频比交错法，顾名思义就是在一定时间间隔T内，由不同的分频比电路交叉着对输入信号进行分频，从而在T时间内达到小数分频的目的。 假设要实现8.666666分频，则可以以6次分频为一个周期，每个周期内进行2次9分频和4次8分频，这样，输出F_OUT均为F_IN的8.666666分频，该类分频器的程序结构如图所示。 ninth frequency begin if(cnt1==4'b1000) begin cnt1<=4'b0000; clk_out_t<=1'b1; if(cnt2==3'b101) cnt2< =3'b000; else cnt2<=cnt2+3'b001; end elseif(cnt1<4'b0101) begin cnt1<=cnt1+4'b0001; clk_out_t<=1'b0
1.1K81发布于 2018-02-24 - 来自专栏数字IC小站
【005】数字IC笔面试常见题
代码核心如下： 偶数分频 偶数分频器的实现简单，用计数器在上升沿或者下降沿计数，当计数器的值等于分频系数的一半或等于分频系数时，信号翻转。 奇数分频 奇数分频器跟偶数分频器一样，当计数器的值等于分频系数（加1或者减1）的一半或等于分频系数时，时钟信号翻转。 分数分频 分数分频也叫小数分频器，比如8.7分频。 分数分频器的原理可以用下图来概括。 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。 小数分频是达不到50%的占空比的。
61910编辑于 2022-08-26 - 来自专栏OpenFPGA
UltraScale时钟资源和时钟管理模块
(4)一个水平时钟脊梁（HorizontalClockSpine,HCS)穿过每行CR、I/O和GT的中间。 每个PHY包含24个BUFGCE、8个BUFGCTRL和4个BUFGCE_DIV。但是，在同一时刻，只能使用其中的24个缓冲区。 可以在配置时，对每个分频器进行编程，分频因子为1~128中的任意整数。 MMCM有3个输入抖动过滤器选项：低带宽、高带宽和优化模式；其中： (1)低带宽模式有最好的抖动衰减。 MMCM也有一个小数计数器，它位于反馈路径（充当乘法器）或者输出路径。小数计数器允许非整数的1/8增量。因此，增加频率合成能力8倍。 7系列FPGA中，时钟区域的宽度（水平方向）为芯片宽度的一半，而UltraScale不再有这种限制。
3.8K10发布于 2021-09-07 - 来自专栏FPGA探索者
【收藏】FPGA数字IC刷题58个Verilog代码及讲解（状态机、跨时钟、同步异步FIFO、DMUX、奇数小数分频）
输入序列不连续的序列检测 VL5 信号发生器 VL6 数据串转并电路 VL7 数据累加输出 VL8 非整数倍数据位宽转换24to128 VL9 非整数倍数据位宽转换8to12 VL10 整数倍数据位宽转换 8to16 VL11 非重叠的序列检测 VL12 重叠序列检测 VL13 时钟分频（偶数） VL14 自动贩售机1 VL15 自动贩售机2 VL16 占空比50%的奇数分频 VL17 任意小数分频（8.7 分频） VL18 无占空比要求的奇数分频 VL19 根据状态转移写状态机-三段式 VL20 根据状态转移写状态机-两段式 VL21 异步FIFO VL22 同步FIFO VL23 格雷码计数器 VL24 7 分频，50% 占空比。 d6 ) begin clk_n <= ~clk_n; end end end assign clk_out7 = clk_p | clk_n; endmodule VL17 任意小数分频
4K60编辑于 2022-11-01 - 来自专栏晶振
麦斯塔MST8011AA-12系列宽温晶振：解锁频率与电压的精准搭配之道
如果采样率需要20kHz，可以选择1MHz、2MHz、4MHz等标准频率晶振，并通过分频器或定时器设定相应的整数分频系数。选择合适的频率可以简化硬件设计，并保证采样的精度。 在这种情况下，可以选择12MHz或更高频率的晶振，通过分频实现所需的采样率。例如，12MHz晶振可以轻松分频为48kHz或96kHz，满足音频处理的需求。 特殊频率的选择技巧如果应用中需要的采样率或时钟频率不是晶振频率的整数倍，例如需要将12.288MHz晶振分频为20kHz，会得到一个非整数的分频系数。 在这种情况下，可以考虑使用小数分频、PLL（相位锁环）或高端FPGA/MCU等复杂方案。虽然这些方案会增加系统的设计难度和硬件成本，但可以实现更灵活的频率调整和更高的精度。
37910编辑于 2025-11-03 AD9528的时钟分布特性
时钟分频 输出时钟分布分频器被称作D0到D13，分别对应于输出通道OUT0至OUT13。每个分频器均可编程设置，精度为8位，相当于1到256之间的任意数值。 分频器的占空比校正设置为提供标称50%的占空比，即使进行奇数分频也是如此。请注意，在更改分频值后必须发出同步输出命令，以确保在通道输出处产生预期的分频比的时钟。 数字粗延迟 AD9528芯片支持通过已 VCXO分频器输出频率的半周期为增量，实现0到63个步进（6位）的可编程相位偏移。 模拟精密延迟 每个通道均配备一个4位精密模拟延迟模块，其延迟步长显著小于 VCXO分频器输出频率的半周期。 虽然分频器运行时无法调整数字粗相位偏移量，但无需关闭PLL1和PLL2即可实现所有输出信号间的相对相位调节。
23310编辑于 2026-03-23- 来自专栏瓜大三哥
动态时钟频率
所以配置 D 的值为 1 ，表示分频为 1 。 ? 调整参数 M 在手册中查找 CLKOUT0 输出参数 M 的寄存器地址为0x200，默认值为0x01010A00，其中 Bit[15:8]表示的就是参数 M 整数部分值。 小数部分为 Bit[25:16] 表示参数 M 的小数部分。 ? 调整参数 O 在手册中查找 CLKOUT0 输出参数 O 的寄存器地址为0x208，默认值为0x0004000A，其中 Bit[7:0]表示的就是参数 O 整数部分值。 所以配置 M 的值为 A ，相当于分频 10 倍。小数部分为 Bit[17:8] 表示参数 O 的小数部分。 ?
4.1K30发布于 2020-09-22 - 来自专栏FPGA技术江湖
FPGA系统性学习笔记连载_Day11【奇分频、偶分频】
3、50Mhz分频为10Mhz 1）、首先我们要进行5分频 5分频：分频后的周期为之前的5个周期电平。 2）、如果周期电平确定为5个，那么我们就需要2.5个周期就改变一次电平状态，才能满足5分频。 3）、实现：在FPGA中，我们没有小数，也就没法实现2.5个周期时，进行电平翻转 4、我们可以将50Mhz分2次计数 1）、上升沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平 2） 4）、从图中还可以看出，A、B分频时 高电平周期为 2个，低电平为3个，即高电平比低电平少1个。 来对比原始频率和分频后频率 我用的是叁芯智能的开发板（intel Cycle IV：EP4CE6E22C8） 1）、复位引脚rest = PIN24 2）、时钟引脚 clk = PIN23 3、gpio 引脚 gpio3=PIN3 gpio13 = PIN7 4、打开Pin Planner引脚分配工具，具体方法，参考我之前的博客 5、示波器验证效果 【QQ交流群】 群号：173560979，进群暗语
1.3K00发布于 2021-04-06 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，附源码，获取源码，请在“FPGA技术江湖”公众号内回复“任意分频器设计源码”，可获取源码文件。话不多说，上货。 ? 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 ? 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 通过对两个计数器的计数，一个计算到了跳转下一个状态，等下一计数器计数到了又调回第一个状态，从而完成任意分频器的设计。 ?
87910发布于 2020-12-29 - 来自专栏全栈程序员必看
STM32独立看门狗
预分频器的值由寄存器TIMx_PSC设定，是一个16位正整数值。 独立看门狗超出时间 溢出时间计算 Tout = ( ( 4 * 2^prer )rlr)/40(M3) Tout公式是最终的式子，要弄清楚式子中的各成员的含义，就要从根源开始推倒和理解。 根据手册中该寄存器的配置关系是：000对应4分频，001对应8分频，010对应16分频…由此得出预分频因子与prer的值关系是：预分频因子=4*2prer=2(prer+2)。 ，确定溢出时间 IWDG_SetReload(); 3.设置看门狗重装载值，确定溢出时间 IWDG_SetReload(); 4.使能看门狗 IWDG_Enable(); 5.应用程序喂狗 IWDG_ReloadCounter LED_Init(); BEEP_Init(); KEY_Init(); delay_ms(200); LED0=0; IWDG_Init(4,625
79920编辑于 2022-09-01 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，话不多说，上货。 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 设计架构 设计框架图： 状态转移图： 通过对两个计数器的计数，一个计算到了跳转下一个状态，等下一计数器计数到了又调回第一个状态，从而完成任意分频器的设计。
49910编辑于 2025-01-13 - 来自专栏AI电堂
从小白到 Pro | RCC时钟基础知识和常见问题
输出时钟信号可选择（HSE、LSE、 PLLCLK）不同来源的信号，同时也支持配置分频值，这样就可以尽量满足输出时钟要求。 4. 时钟分频和倍频 STM32的分频和倍频功能非常强大，可将时钟源通过分频与倍频技术，使各APB总线时钟频率配置为指定值，供各外设使用。 通过STM32时钟树，可以一目了然STM32时钟的功能，比如STM32F4系列时钟树： ? 更多关于STM32时钟的信息，可以参看芯片对应的参考手册。 标准外设库配置时钟 STM32F0、 F1、 F2、 F3、 F4、 L1系列都有标准外设库，如果外部高速时钟频率和官方一致，就可以直接使用标准外设库中的代码。 ? 问题二：外设总线APB时钟不同的问题 看到很多人遇到过这样的问题：TIM定时快（或慢）一半。 这个问题的原因：STM32的APB时钟存在“x2”的问题。 ?
2K31发布于 2020-07-27 - 来自专栏数字积木
AD9528芯片介绍及配置详解
两路参考输入和VCXO路径上的数字时钟分频器分频数均为10比特，1--1023之间的任意整数分频。 VCO到鉴相器路径上有两个分频计数器（M1，N2）。M1可配置为 3,4,5 。N2为8比特计数器，支持1-256的任意整数分频。 在本教程设计中，PLL2配置如下: 分频计数器M1：4 ； 分频计数器 N2：10 ； 保证VCO稳定时的输出频率为 4.00GHz，在VCO的支持输出频率之内。 分频数K = 64 。 4，输出通道配置。 AD9528拥有14路输出通道，各个通道的结构如下图所示： 每个通道的输出均有 PLL1 ，PLL2 ， SYSREF 三个可选源。 包括输出使能，输出模式，信号源，通道分频数的配置。 （4）PLL1，PLL2，SYSREF配置。 （5）SPI以及用于复位的GPIO引脚的参数配置。
4.6K22发布于 2021-09-14 - 来自专栏用户7494468的专栏
GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍
QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号，该块控制PMA和PCS块使用的串行和并行时钟的生成。 反馈分频器N决定了VCO的乘法比率。QPLL的输出频率是VCO频率的一半。锁定指示块比较参考时钟和VCO反馈时钟的频率，以确定是否已经实现了频率锁定。 QPLL VCO在两个不同的频段内工作。 其中，N，M以及D表示QPLL分频器的属性，如下表： QPLL的分频属性 下面是几个通用协议的QPLL分频器属性设置值，可以自行验证： - END -
1.6K20发布于 2021-10-20 - 来自专栏Linux知识
STM32F10x从零开始配置时钟
，通过这些分频和倍频器就能产生各种需要的频率，但是只有PLL电路才可以倍频，即产生高于输入频率的频率，例如将8MHz的HSE作为PLL基准输入，最高可以9倍频，产生72MHz的输出频率提供给系统时钟；其余的电路只能进行分频 RCC->CFGR = ((0 & 0xf) << 4)|(RCC->CFGR & ~(0xf << 4));//AHB不分频 72M RCC->CFGR = ((4 & 0x7) << 8)| 注意：当 AHB 时钟的预分频系数不为 ’1’ 时，必须打开预取缓冲器 (FLASH_ACR[4]=1) 。 如果在系统中没有高频率的时钟，即HCLK频率较低时，闪存的访问只需半个HCLK周期(半周期的闪存访问只能在时钟频率低于8MHz时进行，使用HSI或HSE并且关闭PLL时可得到这样的频率)；在闪存访问控制寄存器中有一个控制位 注意：当使用了预取缓冲器和 AHB 时钟的预分频系数不为 ’1’ 时，不能使用半周期访问方式。
1.2K10编辑于 2025-02-19 - 来自专栏Lauren的FPGA
UltraScale系列FPGA与7系列FPGA时钟资源有哪些不同
7系列FPGA中，时钟区域的宽度（水平方向）为芯片宽度的一半，而UltraScale不再有这种限制。 BUFGCE_DIV具有分频功能，对于简单的分频，相比于MMCM/PLL，BUFGCE_DIV在功耗上更具优势，而且如果分频时钟和源时钟有跨时钟域路径，那么相应的Clock Skew会更小。 MMCM生成时钟为600MHz，实例化两个BUFGCE_DIV，其分频因子分别为1和2，从而可分别生成一个600MHz时钟和一个300MHz时钟，而且，这两个生成时钟也是同相的。 ? 该时钟缓冲器也具有分频功能，也可以驱动FPGA内部其他逻辑资源。
5.6K20发布于 2019-12-17
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