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- 来自专栏数字IC经典电路设计
数字分频器设计（偶数分频、奇数分频、小数分频、半整数分频、状态机分频|verilog代码|Testbench|仿真结果）
T = ( Ma+(M+1)b )/ a+b,这里我们发现组成小数分频使用了a个M分频和b个M+1分频的整数分频电路。 五、半整数分频 5.1 占空比50%半整数分频 对于使用小数分频法得到的，以3.5分频为例，需要使用一个四分频和一个三分频，七个周期内，输出两个1，但是信号时序难以得到保障，时钟信号的质量得不到保证。 那有没有新的方法可以优化半整数分频呢？ 可以这样实现半整数分频： （1）在源时钟上升沿分别产生由 4 个和 3 个源时钟周期组成的 2 个分频时钟。 半整数分频：半整数分频是小数分频的特殊情况，之所以会拎出来单独讲，是因为根据小数分频的双模前置法做出来的波形时序较差。如果需要得50%的半整数分频怎么办？ 首先做出两个上升沿和下降沿二分频信号，通过在半整数两边寻找相邻的的奇数和偶数（决定信号电平周期数），然后做逻辑运算即可以得到占空比50%的半整数分频。
11.5K40编辑于 2023-05-18 - 来自专栏FPGA探索者
Verilog笔记——奇数分频和小数分频
偶数分频 简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。 2. 奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 reg clk_n; 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。 对2*(N+0.5) = 2N+1，这个数一定是奇数，按照奇数分频的思路做，也取clk_p和clk_n，但是计数值不一样，一个计数N个clk时钟周期（2N个clk_half周期），一个计数2N+2个clk_half
1.1K30发布于 2021-03-15 - 来自专栏FPGA开源工作室
Verilog实现偶数、奇数、半整数、分数（小数）分频，画电路图用D触发器实现分频
通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。 clk_c : clk_a; endmodule 3 半整数分频 说明：占空比非50% 网上广为流传的一种分频结果是，半分频多出来那半个周期为高电平，其余为低电平。 图4半整数分频的波形 给出Verilog设计： module for_practice( input clk, input arst, output clk_div ); parameter 参考[3] 4分数（小数）分频 此部分主要参考[1][2]. 说明：占空比非50% 比如8.7分频。 分数分频器的原理可以用下图来概括。 ? 图5分数分频的原理 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。
4.3K10发布于 2020-03-06 - 来自专栏FPGA探索者
笔试 | Verilog分频器代码——50%占空比奇数分频、0.5型小数分频
偶数分频 简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。 2. 奇数分频 奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零 0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 reg clk_n; 小数分频 N+0.5分频，如N=3时进行3.5分频。 先将clk时钟周期的一半记作clk_half，即一个高电平或一个低电平时间。 对2*(N+0.5) = 2N+1，这个数一定是奇数，按照奇数分频的思路做，也取clk_p和clk_n，但是计数值不一样，一个计数N个clk时钟周期（2N个clk_half周期），一个计数2N+2个clk_half
3.2K30编辑于 2022-05-26 - 来自专栏瓜大三哥
非整数分频模块
非整数分频模块有两种实现方法，分别为分频比交错法和累加器分频法。下面分别进行介绍。 1．分频比交错法 分频比交错法，顾名思义就是在一定时间间隔T内，由不同的分频比电路交叉着对输入信号进行分频，从而在T时间内达到小数分频的目的。 假设要实现8.666666分频，则可以以6次分频为一个周期，每个周期内进行2次9分频和4次8分频，这样，输出F_OUT均为F_IN的8.666666分频，该类分频器的程序结构如图所示。 =3'b101) cnt2<=3'b000; else cnt2<=cnt2+3'b001; end elseif(cnt1<4'b0100) begin cnt1<=cnt1+4'b0001; clk_out_t 2．累加器分频法 累加器分频法的结构如图所示，通过调整步长STEP 的值来实现不同的分频比。假设累加器位数为8，则累加器的模值N为28＝256。若STEP＝27，则分频比K为： ?
1.1K81发布于 2018-02-24 - 来自专栏数字IC小站
【005】数字IC笔面试常见题
如果偶数分频系数是2的幂，就可以用2分频器级联得到；例如4分频就是两个2分频级联，下图就是用两个2分频器级联得到4分频器。 奇数分频 奇数分频器跟偶数分频器一样，当计数器的值等于分频系数（加1或者减1）的一半或等于分频系数时，时钟信号翻转。 分数分频 分数分频也叫小数分频器，比如8.7分频。 分数分频器的原理可以用下图来概括。 用整数部分zn（=8）作为一个分频系数，zn加1（=9）作为另外一个分频系数组成一个小数分频器。 小数分频是达不到50%的占空比的。
61910编辑于 2022-08-26 - 来自专栏OpenFPGA
UltraScale时钟资源和时钟管理模块
可以在配置时，对每个分频器进行编程，分频因子为1~128中的任意整数。 MMCM有3个输入抖动过滤器选项：低带宽、高带宽和优化模式；其中： (1)低带宽模式有最好的抖动衰减。 (2)高带宽模式有最好的相位偏置。 (3)优化模式允许Vivado工具找到最好的设置。 MMCM也有一个小数计数器，它位于反馈路径（充当乘法器）或者输出路径。小数计数器允许非整数的1/8增量。 7系列FPGA中，时钟区域的宽度（水平方向）为芯片宽度的一半，而UltraScale不再有这种限制。 BUFGCE_DIV具有分频功能，对于简单的分频，相比于MMCM/PLL，BUFGCE_DIV在功耗上更具优势，而且如果分频时钟和源时钟有跨时钟域路径，那么相应的Clock Skew会更小。 MMCM生成时钟为600MHz，实例化两个BUFGCE_DIV，其分频因子分别为1和2，从而可分别生成一个600MHz时钟和一个300MHz时钟，而且，这两个生成时钟也是同相的。
3.8K10发布于 2021-09-07 - 来自专栏FPGA探索者
【收藏】FPGA数字IC刷题58个Verilog代码及讲解（状态机、跨时钟、同步异步FIFO、DMUX、奇数小数分频）
还有无关项的序列检测 VL3 不重叠序列检测 VL4 输入序列不连续的序列检测 VL5 信号发生器 VL6 数据串转并电路 VL7 数据累加输出 VL8 非整数倍数据位宽转换24to128 VL9 非整数倍数据位宽转换 8to12 VL10 整数倍数据位宽转换8to16 VL11 非重叠的序列检测 VL12 重叠序列检测 VL13 时钟分频（偶数） VL14 自动贩售机1 VL15 自动贩售机2 VL16 占空比50% 的奇数分频 VL17 任意小数分频（8.7分频） VL18 无占空比要求的奇数分频 VL19 根据状态转移写状态机-三段式 VL20 根据状态转移写状态机-两段式 VL21 异步FIFO VL22 同步 0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 reg clk_n; //下降沿分频 //上升沿计数 always d6 ) begin clk_n <= ~clk_n; end end end assign clk_out7 = clk_p | clk_n; endmodule VL17 任意小数分频
4K60编辑于 2022-11-01 AD9528的时钟分布特性
数字粗延迟 AD9528芯片支持通过已 VCXO分频器输出频率的半周期为增量，实现0到63个步进（6位）的可编程相位偏移。 模拟精密延迟 每个通道均配备一个4位精密模拟延迟模块，其延迟步长显著小于 VCXO分频器输出频率的半周期。 当锁相环2（PLL2）首次在上电或复位后完成锁定时，系统会自动启动通道分频器的同步机制。后续的锁定与解锁操作不会触发重新同步，除非设备处于断电或复位状态。 当PLL2就绪时，通道分频器彼此自动同步 。 在正常工作状态下，通道的相位偏移参数会在AD9528开始输出信号前，通过SPI/I2C接口完成预设。 虽然分频器运行时无法调整数字粗相位偏移量，但无需关闭PLL1和PLL2即可实现所有输出信号间的相对相位调节。
23310编辑于 2026-03-23- 来自专栏晶振
麦斯塔MST8011AA-12系列宽温晶振：解锁频率与电压的精准搭配之道
如果采样率需要20kHz，可以选择1MHz、2MHz、4MHz等标准频率晶振，并通过分频器或定时器设定相应的整数分频系数。选择合适的频率可以简化硬件设计，并保证采样的精度。 在这种情况下，可以选择12MHz或更高频率的晶振，通过分频实现所需的采样率。例如，12MHz晶振可以轻松分频为48kHz或96kHz，满足音频处理的需求。 特殊频率的选择技巧如果应用中需要的采样率或时钟频率不是晶振频率的整数倍，例如需要将12.288MHz晶振分频为20kHz，会得到一个非整数的分频系数。 在这种情况下，可以考虑使用小数分频、PLL（相位锁环）或高端FPGA/MCU等复杂方案。虽然这些方案会增加系统的设计难度和硬件成本，但可以实现更灵活的频率调整和更高的精度。
37910编辑于 2025-11-03 - 来自专栏全栈程序员必看
bigdecimal截取2位小数_bigdecimal保留整数两位
//保留两位小数并展示千分位符 DecimalFormat df1 = new DecimalFormat("##,##0.00"); System.out.println
1.5K20编辑于 2022-09-29 - 来自专栏瓜大三哥
动态时钟频率
其中主要是 M、 D、 O 三个参数影响了输出的频率，关系式如下图公式 3-2 所示。 ? 所以综合来看，就是如何修改这三个参数，就可以达到动态调整时钟频率的目的。 所以配置 D 的值为 1 ，表示分频为 1 。 ? 调整参数 M 在手册中查找 CLKOUT0 输出参数 M 的寄存器地址为0x200，默认值为0x01010A00，其中 Bit[15:8]表示的就是参数 M 整数部分值。 小数部分为 Bit[25:16] 表示参数 M 的小数部分。 ? 所以配置 M 的值为 A ，相当于分频 10 倍。小数部分为 Bit[17:8] 表示参数 O 的小数部分。 ?
4.1K30发布于 2020-09-22 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，附源码，获取源码，请在“FPGA技术江湖”公众号内回复“任意分频器设计源码”，可获取源码文件。话不多说，上货。 ? 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 ? 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 7 ; parameter LW = 3 ; localparam s0 = 1'b0; localparam s1 = 1'b1; reg state; reg [2:
87910发布于 2020-12-29 - 来自专栏FPGA技术江湖
FPGA系统性学习笔记连载_Day11【奇分频、偶分频】
3、50Mhz分频为10Mhz 1）、首先我们要进行5分频 5分频：分频后的周期为之前的5个周期电平。 2）、如果周期电平确定为5个，那么我们就需要2.5个周期就改变一次电平状态，才能满足5分频。 3）、实现：在FPGA中，我们没有小数，也就没法实现2.5个周期时，进行电平翻转 4、我们可以将50Mhz分2次计数 1）、上升沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平 2） 、下降沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平 3）、将2次得出的电平结果，相或就得出了想要的5分频时钟（10MHz），如下图。 4）、从图中还可以看出，A、B分频时 高电平周期为 2个，低电平为3个，即高电平比低电平少1个。 ，得到一个无法除尽的频率16.666....如图 三、偶分频 偶分频：比较简单，只需要N/2作电平翻转即可 四、下板验证（intel Cycle IV) 我们需要一个系统时钟clk、2个GPIO输出clk
1.3K00发布于 2021-04-06 - 来自专栏FPGA技术江湖
源码系列：基于FPGA的任意分频器设计（附源工程）
今天给大侠带来基于FPGA的任意分频器设计，话不多说，上货。 设计概述 在FPGA设计中，分频器一直都担任着很重要的角色，我相信很多人都已经想到了利用计算器来计算想要使用的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需要三分频，五分频，七分频等等奇数类分频 在这里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样利用了计数器来计算，跟偶数分频不一样的地方是任意整数分频利用了两个计数器来实现。 设计原理 本次设计主要是设计一个可调的分频器，设置其参数，可以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 7 ; parameter LW = 3 ; localparam s0 = 1'b0; localparam s1 = 1'b1; reg state; reg [2:
49910编辑于 2025-01-13 - 来自专栏全栈程序员必看
STM32独立看门狗
预分频器的值由寄存器TIMx_PSC设定，是一个16位正整数值。 比如下边这张图就体现了将分频系数由1修改为2（即TIMx_PSC由0更改为1）时整个定时器的时序图。 所以freq=40*预分频系数 预分频系数与预分频因子互为倒数，所以freq=40/预分频因子。 Tout公式中的prer是IWDG_PR寄存器中位2:0的十进制值。 根据手册中该寄存器的配置关系是：000对应4分频，001对应8分频，010对应16分频…由此得出预分频因子与prer的值关系是：预分频因子=4*2prer=2(prer+2)。 所以Tout=rlr看门狗时钟周期=rlr(1/freq)=rlr*(1/(40预分频系数))=rlr(1/(40/预分频因子))=rlr*(1/(40/(42prer)))=rlr*((2(prer+
79920编辑于 2022-09-01 - 来自专栏用户7494468的专栏
GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍
GTXE2_COMMON 原语封装了 GTX QPLL，并且必须在使用 GTX QPLL时实例化。 QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号，该块控制PMA和PCS块使用的串行和并行时钟的生成。 反馈分频器N决定了VCO的乘法比率。QPLL的输出频率是VCO频率的一半。锁定指示块比较参考时钟和VCO反馈时钟的频率，以确定是否已经实现了频率锁定。 QPLL VCO在两个不同的频段内工作。 下面两个公式分别决定了QPLL的输出频率GHz以及transceiver线速率： 为什么乘以2，是因为QPLL输出的上升沿以及下降沿都用来产生要求的线速率。 其中，N，M以及D表示QPLL分频器的属性，如下表： QPLL的分频属性 下面是几个通用协议的QPLL分频器属性设置值，可以自行验证： - END -
1.6K20发布于 2021-10-20 - 来自专栏AI电堂
从小白到 Pro | RCC时钟基础知识和常见问题
2. 时钟选择 STM32高速时钟默认为高速内部时钟（HSI），如果外接有HSE，可通过软件配置选择HSE。 时钟分频和倍频 STM32的分频和倍频功能非常强大，可将时钟源通过分频与倍频技术，使各APB总线时钟频率配置为指定值，供各外设使用。 比如：STM32F407外部晶振频率默认25M，如果你硬件使用12M，则需要修改分频和倍频值（也就是那几个决定时钟频率的参数）。 2. 问题二：外设总线APB时钟不同的问题 看到很多人遇到过这样的问题：TIM定时快（或慢）一半。 这个问题的原因：STM32的APB时钟存在“x2”的问题。 ? 也就是说：如果APB分频值等于1，则x1；APB分频值不等于1，则x2。用一张动画来说明： ? 因此，移植代码的时候，一定要注意时钟源（频率），否则就会快（或慢）一倍的问题。
2K31发布于 2020-07-27 - 来自专栏Lauren的FPGA
UltraScale系列FPGA与7系列FPGA时钟资源有哪些不同
7系列FPGA中，时钟区域的宽度（水平方向）为芯片宽度的一半，而UltraScale不再有这种限制。 如下图所示的UltraScale时钟区域（图片来源，ug949，figure3-37），共有6x6即36个，如果是7系列FPGA，则是2x6即12个。 ? BUFGCE_DIV具有分频功能，对于简单的分频，相比于MMCM/PLL，BUFGCE_DIV在功耗上更具优势，而且如果分频时钟和源时钟有跨时钟域路径，那么相应的Clock Skew会更小。 MMCM生成时钟为600MHz，实例化两个BUFGCE_DIV，其分频因子分别为1和2，从而可分别生成一个600MHz时钟和一个300MHz时钟，而且，这两个生成时钟也是同相的。 ? 该时钟缓冲器也具有分频功能，也可以驱动FPGA内部其他逻辑资源。
5.6K20发布于 2019-12-17 - 来自专栏用户7494468的专栏
GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍
这个单独二字表明了TX和RX可以独立的选择时钟分频器的时钟来源。 CPLL的 输出输入到 TX 和 RX 时钟分频器模块，控制 PMA 和 PCS 模块使用的串行和并行时钟的生成。 如果 TX和 RX 数据通道的运行速率是相同 VCO （压控振荡器）频率的整数倍，则可以在它们之间共享 CPLL。 反馈分频器N1和N2决定了VCO的 乘法比率 和CPLL的输出频率。锁定指示块比较参考时钟和VCO反馈时钟的频率，以确定是否已实现频率锁定。 * 2/(M D ) = 312.5 * 52*2/1=6.25Gbps. 在多速率配置中，为最高的线路速率选择参考时钟，并选择适当的分频器来支持较低的线路速率。 - END -
2K31发布于 2021-10-20
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