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3D 硅光芯片
传统的2D EIC可能是一栋小别墅，而3D EIC就是一栋摩天大楼。 ? （图片来自文献1） 研究人员在40微米厚的SiO2包覆层中加工出3D的S型波导。将S型波导与SiN基片进行耦合，实验测得的插损是2.8dB。主要损耗来源于两个芯片间的空气隙。 该文献没有给出整个3D PIC最终的工作性能，仅贴出了芯片的结构图，如下图所示， ? （图片来自文献1） 期待整个3D LIDAR系统进一步的实验结果。 几点看法： 目前2D 硅光芯片的集成度其实还没有那么高，对器件密度提高的需求不是主要矛盾。虽然3D PIC的想法很好，有很好的前瞻性，但从应用需求和加工难度来看，还是实用性不够强。 当务之急还是提高2D PIC的性能，唯有2D PIC性能达到极致，人们不得不通过增加维度来提高性能，3D PIC才会有较快的发展。 PIC如何与EIC集成？后续做一下整理。
2K30发布于 2020-08-13 - 来自专栏量子位
232层3D闪存芯片来了：单片容量2TB，传输速度提高50%
Pine 发自 凹非寺 量子位 | 公众号 QbitAI 232层的3D闪存芯片来了，数据传输速率提高50%，容量可达2TB。 它的1TB芯片被捆绑在2TB的封装中，每个封装的边长都不超过一厘米，可以存储大约两周时长的4K视频。 值得一提的是，在此次美光发布的232层3D闪存芯片中，NAND的堆栈技术并不是首创，而是与三星第七代一样采用“双堆栈”技术。 △图注：图源美光科技 目前，国产芯片企业长江存储的第三代QLC 3D NAND闪存实现了128层堆叠。 对于层数的较量，网友也抱有很乐观的态度： 增加层数几乎不会带来新的问题。 [1] https://spectrum.ieee.org/micron-is-first-to-deliver-3d-flash-chips-with-more-than-200-layers [2]
89910编辑于 2022-08-26 3D芯片堆叠技术----越看压力越大
3D芯片堆叠是一种通过垂直堆叠多层芯片并将其互连，以克服传统2D集成电路的局限性。和最近华为提出的韬（τ）定律有几分相似的。都是通过多层堆叠，只不过一个是在封装阶段，一个是在晶圆前道阶段。 今天我们就聊聊封装阶段的芯片堆叠方案，为什么最近这个3D堆叠会受到重视。说实话，我也是最近碰到这个需求，需要把光芯片键合到一个coms芯片上，比如InP材料的芯片如何键合到硅基的芯片上。 基本的方案有wafer to wafer和die to wafer，但是如何让二者的芯片连通导电，就用到垂直互联技术。就进入了3D封装的工艺了。 传统3D封装可能会叠加更多的die进行堆叠。 在 2.5D 互连的芯片-晶圆键合 (Chip to Wafer， C2W) 场合中，晶圆需要切割成单个芯片再键合到 载板晶圆表面，切割过程中不可避免地会引入微颗 粒物等，混合键合技术难以适用。 3D架构下的热传递物理瓶颈 在传统的2D平面架构中，裸片产生的热量可以直接传导至顶部的均热板（Heat spreader）和散热器中。
45810编辑于 2026-05-29- 来自专栏新智元
台积电走向2nm！3D封装芯片2024年将大规模量产
台积电于去年成立了一个研发团队，以确定其2nm技术的发展道路。 台积电此前曾表示，其2纳米技术的研发和生产将在保山和新竹进行，同时还进一步指出，它正计划拥有四个超大型晶圆厂，占地222英亩。 抛弃FinFET，跨越GAAFET，直接采用MBCFET 目前的芯片从2011年的22nm工艺开始就使用 FinFET，即鳍式场效应晶体管，解决了晶体管变得更小所带来的问题。 研发实力的背后，是金钱燃烧的声音 三星也在研发 GAAFET，打算在其 3nm 芯片中引入 GAAFET，以提高超过 7nm 工艺 35% 的性能，同时降低 50% 的能耗，并在这一研发过程中投资了5亿美元 台积电并没有公布为2nm新技术研发投入的经费数额，但是大家可以尽情发挥自己的想象了。
57110发布于 2020-11-24 垂直堆叠3D芯片突破AI算力瓶颈
与当今大多数基本上是平面的2D芯片不同，这款原型芯片旨在向上发展。超薄部件像高层建筑中的楼层一样堆叠，垂直布线则像许多快速电梯，能够快速传输大量数据。 凭借创纪录数量的垂直连接以及将存储和计算单元紧密放置的紧凑布局，该设计避免了限制平面芯片发展的速度瓶颈。在硬件测试和模拟中，这款3D芯片的性能比2D芯片高出一个数量级。 在传统的2D芯片上，所有组件都位于一个平面上，内存有限且分散，因此数据被迫通过少量长而拥挤的路径传输。计算部件的运行速度远快于数据传输速度，且芯片无法在附近保留足够的内存。结果是频繁的等待。 单片式3D芯片的制造方式许多早期的3D芯片尝试采用了一种更简单的方法，即堆叠独立的芯片。这可能有所帮助，但层与层之间的连接通常比较粗糙、数量有限，并且可能成为新的瓶颈。该团队采用了不同的方法。 性能提升与AI硬件的未来在早期的硬件测试中，该原型芯片的性能优于同类2D芯片约四倍。该团队的模拟表明，随着设计通过堆叠更多内存和计算层而变得更高，性能增益会更大。
38410编辑于 2026-03-26- 来自专栏全栈程序员必看
电平转换芯片使用_i2c电平转换芯片
发布者：全栈程序员栈长，转载请注明出处：https://javaforall.cn/169396.html原文链接：https://javaforall.cn
75430编辑于 2022-09-22 - 来自专栏芯片工艺技术
芯片表面SiO2薄膜
功能：1、完成所确定的功能 2、作为辅助层 方式：氧化(Oxidation) 化学气相淀积(ChemicalVapor Deposition) 外延(Epitaxy) 氧化 Ø 2. 二氧化硅膜的掩蔽性质 uB、P、As等杂质在SiO2的扩散系数远小于在Si中的扩散系数。Dsi> Dsio2 uSiO2 膜要有足够的厚度。一定的杂质扩散时间、扩散温度下，有一最小厚度。
65900编辑于 2022-06-08 - 来自专栏点云PCL
3D特征点概述（2）
紧接上文思路继续介绍3D特征的基本概念问题。 ? RIFT (Rotation-Invariant Feature Transform) RIFT是一种局部特征描述法，且该方法扩展于SIFT。 （2）NARF不仅是描述符，还是检测器。 （2）此功能不使用颜色信息。 工作原理： （1）迭代点云P中的点。 （2）对于输入云中的每个点Pi（i是迭代索引），收集具有半径r的Pi周围的球体内的所有相邻点。 D3 shape description functions: Matching 3D Models with Shape Distributions (Osada et. al.) （3） D2：对于D2函数，计算Pri和Prj之间的距离。然后检查连接两点的线是否完全位于表面（IN），表面外（OUT）或两者（MIXED）。
2K50发布于 2019-07-30 - 来自专栏R语言数据分析
表达芯片数据分析2
db) ls("package:hgu133plus2.db") #列出R包里都有啥 ids <- toTable(hgu133plus2SYMBOL) #把R包里的注释表格变成数据框}# 方法2 k1 = ids2$symbol! str_detect(ids2$symbol,"///");table(k2) ids2 = ids2[ k1 & k2,] # ids = ids2 #使用方法二需要将42行F改为T，55行取消注释 ', getGPL = F)#网速太慢，下不下来怎么办#1.从网页上下载/发链接让别人帮忙下，放在工作目录里#2.试试geoChina,只能下载2019年前的表达芯片数据class(eSet)length p) { s = intersect(rownames(pd),colnames(exp)) exp = exp[,s] pd = pd[s,]}#(4)提取芯片平台编号，后面要根据它来找探针注释
80520编辑于 2023-09-27 无硅衬底的高楼式3D芯片堆叠技术
研究人员现在可以制造出一种3D芯片，其中交替的半导体材料层直接生长在彼此之上。该方法去除了各层之间的厚硅衬底，从而实现更好、更快的计算，适用于构建更高效的人工智能硬件。 电子行业正在逼近将晶体管封装到计算机芯片表面的数量极限。因此，芯片制造商正寻求“向上”而非“向外”构建。 “我们的技术实现的产品不仅是3D逻辑芯片，还有3D存储芯片以及它们的组合，”Kim说，“通过我们基于生长的单片3D方法，你可以直接在彼此之上生长数十到数百个逻辑和存储层，它们将能够很好地通信。” “传统的3D芯片是通过在硅晶圆之间钻孔的方式制造的，这一过程限制了堆叠层数、垂直对准分辨率和良率，”第一作者Kiseok Kim补充道，“我们基于生长的方法一次性解决了所有这些问题。” 为了进一步商业化其可堆叠芯片设计，Kim最近成立了一家名为FS2的公司。“到目前为止，我们展示了小规模器件阵列的概念，”他说，“下一步是扩大规模以展示专业的AI芯片运行。”
24110编辑于 2026-04-07- 来自专栏IT运维技术圈
聊聊苹果的M2芯片
我们还将对 Apple 在 Locuza 的帮助下发布的 M2 图像芯片面积（die area）进行分析。如果你喜欢听而不是阅读，可以看我们制作的 YouTube 视频[2]。 Apple 展示了 M1 和 M2 的未标记图像。这表明 M2 为 141.7mm2，但我们认为 Apple 修改了芯片图像。这不是苹果第一次这么做了。 苹果提供的图片似乎与实际的 M2 不相称。SRAM 单元和 PHY在不同芯片上应该是一样的，我们可以基于这个来辨别，然后看到 M2 似乎比它实际的要小。 晶圆价格的小幅上涨、更大的芯片从 118.91mm2 到 155.25mm2 以及更昂贵的内存的组合是造成这种情况的主要原因。 最后一个我们没有评估的 IP 块是更大的媒体引擎，用于增强媒体功能。 Apple 的 M 系列是迄今为止最适合专业创作人士的芯片。这是毋庸置疑的。如果你使用 Adobe 套件，M 系列芯片是最好的。
2K30编辑于 2022-08-05 - 来自专栏AI电堂
2nm芯片为什么特别？
今年5月，蓝色巨人IBM公司宣布造出了全球第一颗2nm工艺的半导体芯片。 核心指标方面，IBM称该2nm芯片的晶体管密度（MTr/mm2，每平方毫米多少百万颗晶体管）为333.33，几乎是台积电5nm的两倍，也比外界预估台积电3nm工艺的292.21 MTr/mm2要高。 在下图IBM公布的显微镜下2nm芯片照片，里面一个个排列整齐的锯齿状凸起，就是芯片中负责运算的最基础结构单元 —— 晶体管的横截面。 ▲IBM公布显微镜下的2nm芯片照片 不过细心的同学可能会注意到，照片里面芯片最重要的微观结构，也就是晶体管中电子流动的通道宽度是12nm，跟说好的2nm不一样！这是为什么呢？ 而这一次IBM的2nm芯片，在每一平方毫米的面积上，可以制造3.3亿枚晶体管，这个密度差不多是苹果手机里5nm芯片的2倍，小米、三星等等手机里5nm芯片的3倍，确实有比较明显的提高。
1.1K30发布于 2021-10-09 - 来自专栏工程师看海
2nm 芯片技术，2nm 真的来了？
雷锋网消息，IBM最近宣布推出全球首个 2nm 芯片制造技术，相比于 7nm 的技术，预计带来 75% 的能耗降低或45% 的性能提升。 该芯片每平方毫米大约有 1.73 亿个晶体管，而三星的 5nm 芯片每平方毫米大约有 1.27 亿个晶体管。IBM的 晶体管密度达到了台积电 5nm 的 2 倍。 这是极大的进步。 但是每平方毫米有 3.33 亿个晶体管的 2nm 芯片，可不是好生产的。 IBM 表示，他们采用的 2nm 工艺制造的测试芯片甚至能够在一块指甲大小的芯片中塞进 500 亿个晶体管， 要知道，2nm甚至比我们 DNA 单链的宽度还小。 有媒体表示，IBM 此次发布的 2nm 芯片制程正是在这个研发中心设计和制造的。 2015 年，IBM 研发出了 7nm 原型芯片，2017 年，IBM 又全球首发了 5nm 原型芯片。
1K10编辑于 2022-06-23 - 来自专栏深度学习
【深度学习】 Python 和 NumPy 系列教程（十六）：Matplotlib详解：2、3d绘图类型（2）3D散点图（3D Scatter Plot）
1、2d绘图类型 2d绘图（上）：折线图、散点图、柱状图、直方图、饼图_QomolangmaH的博客-CSDN博客 https://blog.csdn.net/m0_63834988/article/details spm=1001.2014.3001.5501 2、3d绘图类型 0. spm=1001.2014.3001.5502 2. 3D散点图（3D Scatter Plot） 用于可视化三维数据的散点图，通过在三维空间中绘制数据点来展示数据的分布。 图形对象 fig = plt.figure() ax = fig.add_subplot(111, projection='3d') # 绘制3D散点图 ax.scatter(x, y, z, c=colors 创建了一个3D图形对象，并将其添加到子图中。 使用ax.scatter函数创建了3D散点图。 我们通过传递x、y和z参数来指定每个散点的位置。
1.7K10编辑于 2024-07-29 - 来自专栏韦东山嵌入式
DshanMCU-R128s2芯片简介
芯片简介 R128是一颗专为“音视频解码”而打造的全新高集成度 SoC，主要应用于智能物联和专用语音交互处理解决方案。 芯片应用场景 芯片实物图 芯片框图 芯片特性简介 - XuanTie 64 bit RISC V C 906 CPU , up to 480 MHz - HiFi5 Audio DSP up to 400 - Up to 2 SPI controllers (SPI0, SPI1) - Up to 2 TWIs - One CIR RX and one CIR TX - Up to 8 the external intelligent control LED lamp - Package - QFN80, 0.35 mm pitch, 8 mm x 8 mm body 不同版本芯片的区别 ，而 R128-S3 与R128-S1、R128-S2是不同的
60110编辑于 2023-12-22 - 来自专栏全栈程序员必看
2a锂电池充电管理芯片_锂电池电压检测芯片
1.1 名称：兼容PD和QC快充充电器输入单节锂电池2A充电板 1.2 应用：便捷充电设备等 1.3 电池组：3.7V锂电池组，多并或单串，充满4.2V 输入电压：5V-12V （充电亮灯 ，充满转灯，不接电池是闪灯） 1.5 Max充电电流：2A 1.6芯片功能简介： 1，锂电池充电电路：PW4052 PW4052锂电池充电管理芯片，可达2.5A充电电流，开关式高效率，支持1节锂电池充电 2，DC-DC同步降压电路：PW2303 PW2303 同步降压芯片，输入9V-5V，输出5V，可达3A，特点降压压差很低，效率高。 3，USB C口 PD快充协议芯片：PW6605 PW6605 是PD/QC快充协议芯片，SINK端，负责协议通讯PD充电器使输出其指定的电压。
1.3K20编辑于 2022-11-10 - 来自专栏AI系统
【AI系统】谷歌 TPUv2 训练芯片
这些步骤都是在训练过程中，特别是反向传播中经常遇到的矩阵相关场景，TPU v2 因此对于这一部分进行了特殊优化。芯片互联方式在搭建现代超级计算机的时候，芯片之间的互联就变成了至关重要的一件事情。 而 TPU v2 不同，在下图中我们可以看到，谷歌在板上设计了一个 Interconnect 的模块用于高带宽的规模化，在加强了 TPU v2 芯片间互联的能力，在此基础上搭建了 TPU v2 Supercomputer 每个芯片有四个自定义的核间互联（ICI）链接，每个链路都运行在 TPU v2 中，每个方向的带宽能达到 496 Gbit/s。 以上内容都是围绕着一个 TPU 模块来讲的，实际上本篇第一张图就展示了 TPU v2 模块一共是由多个芯片组成的，而这些芯片间的交互也就是给予上面我们讲到的互联模块完成的。 芯片架构平面图下面是 TPU v2 的平面布局图，我们可以看到大部分区域都是用于蓝色的计算核心，内存系统和互连占据了剩下的一大半。
1.4K10编辑于 2024-11-27 - 来自专栏老齐教室
根据 2D 图片构建 3D
任务 一张图片，就是 3D 物体的 2D 平面投影，所以，从高维空间向低维空间转换过程中，必然会丢失一些数据。因此，从单一视图的 2D 图像中，永远不会有足够的数据来构建其 3D 模型。 所以，要实现从 2D 图像到 3D 模型的创建，必须对原来的 3D 物体本身有先验知识。 在 2D 深度学习中，卷积自动编码器是学习输入图像的压缩表”的非常有效的方法。 3D数据表达 2D 图像在计算机中只有一种通用格式（像素），与之不同的是：3D 数据可以用许多不同的数字格式来表示。这些表示方法各有优缺点，因此数据呈现方式的选择直接影响到可使用的方法。 输入：预测视点处的 2D 投影 输出：点云 伪渲染器 可以推断，应该有必要将预测的 2D 投影融合的点云中。那么，如果我们从新视点渲染不同的 2D 投影，它也应该类似于真实 3D 模型的投影。 微分意味着可以计算反向传播的梯度，从而可以使用 2D 投影的损失来学习生成 3D 点云。
1.8K21发布于 2021-10-11 - 来自专栏云深之无迹
巴塞罗那自治大学.3D视觉课件.2
松山湖 可爱大狗！
24420编辑于 2022-11-29 - 来自专栏LET
谈谈3D Tiles(2)：数据结构
上一节介绍3D Tiles渲染调度的时候，我们提到目前Cesium支持的Cesium3DTileContent目前支持如下类型： Batched3DModel3DTileContent Instanced3DModel3DTileContent 3D Tiles也是基于状态，从UNLOADING开始，通过一系列的request，完成最初的数据加载过程，结束LOADING状态，进入Pocessing过程，也就是数据解析。 这里解释一下：3D Tiles中主要的数据部分就是glTF，而glTF也是基于状态管理的，无论是glTF的解析还是构造DrawCommand，只是state不同，都是在update方法中完成的。 如上是batchtable的内容，以及3d tiles给出的文档信息，其实batchtable就是一个json对象。 下次以个人的经验来谈一下3D Tile好和不好的部分，当作完结篇。
3.5K50发布于 2018-06-20
腾讯云开发者
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