QuartusⅡ中后合成verilog模型的生成

Question

我有Xilinx背景，现在我碰巧在Altera设备上写了一些代码。我有一个关于产生后合成模型(也是后拟合)的问题。在Xilinx上，我有netget，可以生成verilog或vhdl后合成模型，我的设计可以自由使用，例如在iverilog编译器中。I quartus ii我找到了quartus_eda工具，但我无法执行我想要的，我可以生成*.vo文件，这些文件看起来很好，但我无法找到库来覆盖在那里使用的元素。我正在使用--tool=modelsim。我该在哪里照顾他们？

Answer 1

关于ModelSim-Altera预编译库仿真中的Altera设备的预编译库，请参见ModelSim。

EDA仿真的准备也可能有帮助。

但是，您可以重新考虑进行后合成/拟合仿真，因为RTL级的功能模拟与静态时序分析(STA)相结合可能是另一种方法。如果目的是用后拟合模拟验证定时，那么请注意，Altera显然放弃了这种支持，因为标准延迟格式输出文件(.sdo)文件中的时间信息不是为后拟合模拟信息生成的，例如旋风V装置。