用Tcl设置verilog净现值预合成

Question

我的main.sv中定义了以下值，只需要设置一次：

logic [31:0] random_number;

我不想浪费资源，将这个值随机化在合成的HDL中，所以我突然想到，我可能能够在Tcl脚本中做到这一点。我的目标是：

1. 使用Tcl脚本重写HDL文件，初始化值如下： logic [31:0] random_number = 32'd1057;
2. 使用Tcl脚本在预挂钩中将值设置为net。

不幸的是，我不知道如何使用tcl来做这些事情。如有任何建议，将不胜感激。

Answer 1

如果要用恒定值驱动导线，则无论如何计算该值，都不会浪费资源。合成器会计算它并分配给你的电线。从电子的角度来看，您的逻辑变量将有绑定到VCC的位和绑定到GND的位。就这样。

所以，就用这样的方法：

wire [31:0] random_number = $random;