如何使用Vivado的I/O计划工具设置端口

Question

所以，我设计了一个2位完全加法器，由满加法器和半加法器组成。我刚开始为端口使用Vivado的I/O计划工具来锁定分配，但我遇到了一个问题。我的输入之一，第一位的初始carry_in，我希望设置为基础，因为它应该始终是0。我知道我可以在我的VHDL代码中强制它到0，但是我被告知这并不是正确的方法。我试着把那个端口设置为i/o计划器中的一个地面引脚，但是Vivado只是告诉我，我不能在一个空的引脚位置放置一个终端。有人知道怎么做吗？

作为一种临时解决方案，我只是将carry_in端口分配给一个按钮输入，我将不按该按钮，因此它将始终为0。当它被编程到板上时，一切都会正常工作。

*使用Vivado 2015.2并参与ZYBO开发理事会的工作。

以下是顶级2位完全加法码：

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity full_adder_2bit is
     port(
         a : in STD_LOGIC_VECTOR (1 downto 0);
         b : in STD_LOGIC_VECTOR (1 downto 0);
         carry_in : in STD_LOGIC;
         sum : out STD_LOGIC_VECTOR (1 downto 0);
         carry_out : out STD_LOGIC
         );
end full_adder_2bit;

architecture structural of full_adder_2bit is

component full_adder is
     port(
         a : in STD_LOGIC;
         b : in STD_LOGIC;
         carry_in : in STD_LOGIC;
         sum : out STD_LOGIC;
         carry_out : out STD_LOGIC
         );
end component;

signal cin_fa1 : std_logic;

begin

    fa0: full_adder port map (a => a(0), b => b(0), carry_in => carry_in, sum => sum(0), carry_out => cin_fa1); 

    fa1: full_adder port map (a => a(1), b => b(1), carry_in => cin_fa1, sum => sum(1), carry_out => carry_out);

end structural;

下面是我从I/O规划师那里得到的约束。这一切都很好，我只是想把carry_in设置为地面，而不是一个未使用的按钮。

set_property IOSTANDARD LVCMOS33 [get_ports {a[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {a[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {b[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {b[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {sum[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {sum[0]}]
set_property PACKAGE_PIN T16 [get_ports {a[1]}]
set_property PACKAGE_PIN P15 [get_ports {a[0]}]
set_property PACKAGE_PIN W13 [get_ports {b[1]}]
set_property PACKAGE_PIN G15 [get_ports {b[0]}]
set_property PACKAGE_PIN M15 [get_ports {sum[1]}]
set_property PACKAGE_PIN M14 [get_ports {sum[0]}]
set_property PACKAGE_PIN D18 [get_ports carry_out]
set_property IOSTANDARD LVCMOS33 [get_ports carry_out]
set_property PACKAGE_PIN Y16 [get_ports carry_in]
set_property IOSTANDARD LVCMOS33 [get_ports carry_in]

Answer 1

您可以将其分配给一个未使用的、未连接的引脚，并在其上启动内部拉下。

但是，最好将它绑定到VHDL文件中的'0'。“这不是正确的做法”这句话有点值得商榷。一个完整的加法器实体实际上应该有carry_in输入。然而，一个FPGA图层实际上应该只有它所需的引脚。

更好的方法是有一个文件(比方说，toplevel.vhd)来实例化full_adder_2bit，将进位绑定到'0'。这样，full_adder_2bit保持它的有用的carry_in位和你的图层是摆脱了没有必要的引脚。