Quartus II - Verilog触发器ModelSim错误

Question

我正在用verilog编写一个简单的触发器模块，并试图在实例化我的触发器模块中编写一个顶层模块，并在ModelSim中进行模拟。

下面是我的代码，

module flipflop(clck,D,Q);
  input  clck,D;
  output Q;

  wire R,S,S_g,R_g,Qa,Qb;

  assign R = ~D;
  assign S = D;

  nand(S_g,S,clck);
  nand(R_g,R,clck);
  nand(Qa,S_g,Qb);
  nand(Qb,R_g,Qa);

  assign Q = Qa;
endmodule

module TopLevel();
  reg  clck;
  reg  Q;
  wire D;

  flipflop p1(clck,D,Q);

  always begin
    #5 clck <=1;
    #5 clck <=0;
  end
endmodule

当我编译这段代码时，它运行得很好，但是当我试图模拟它时，我得到了以下错误：

# ** Error: (vsim-3053) C:/altera/13.1/FlipFlopsProjects/flipflop.v(30): Illegal output or inout port connection for "port 'Q'".

有什么想法或想法吗？

Answer 1

在顶层模块中，Q需要是regs，D需要是连线。

Answer 2

在声明顶级module...they的输入时出错，需要连接，而不是regs。