问Verilator支持SystemVerilog库吗？
EN

Stack Overflow用户

提问于 2022-01-19 17:22:53

回答 1查看 170关注 0票数 -1

当从多个源编译RTL时，将它们编译成单独的SystemVerilog库是正常的。这样做意味着它们不能相互干扰，您可以将同名的多个不同模块编译到不同的库中。

SystemVerilog配置用于选择要详细说明模块的库。如SV LRM 2017 (33配置设计内容)中所述。例如。

config cfg1; // specify rtl adder for top.a1, gate-level adder for top.a2
  design rtlLib.top;
  default liblist rtlLib;
  instance top.a2 liblist gateLib;
endconfig

Verilator是否支持编译成独立的库，如商业模拟器？

system-verilog

verilator

回答 1

Stack Overflow用户

发布于 2022-01-20 14:48:41

不，永远也不会。

LRM第33章被明确禁止由Verilator支持。见此处：https://github.com/verilator/verilator/blob/master/docs/internals.rst#never-features

票数 -1

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/70775060

复制

相似问题

问Verilator支持SystemVerilog库吗？
EN

回答 1

Stack Overflow用户

社区

活动

圈层

关于

腾讯云开发者

热门产品

热门推荐

更多推荐

问Verilator支持SystemVerilog库吗？EN

回答 1

Stack Overflow用户

社区

活动

圈层

关于

腾讯云开发者

热门产品

热门推荐

更多推荐

问Verilator支持SystemVerilog库吗？
EN