不必要的异步复位

Question

我编写了以下VHDL代码，假设它将生成一个带有同步重置的计数器！然而，当我查看Vivado 2020.2中的详细设计时，计数器有一个异步重置！这个过程不应该在没有看到时钟上升/下降的边缘的情况下被评估！该工具是如何推断异步复位的？！

PS。计数定义为无符号信号(不是std_logic_vector)。

任何解释都非常感谢！

process(clk)
    begin
        if rst='1' then
            count <= (others => '0');
        elsif rising_edge(clk) then
            count <= count + 1;
        end if;
end process;

Answer 1

综合工具通常忽略敏感性列表，并根据代码中的设计模式创建逻辑。在您的代码中，rst分支覆盖时钟分支，从而创建异步重置。此外，重置不依赖于clk。

要创建同步重置，rst分支应该位于时钟分支中，因为重置应该只发生在时钟边缘。

process(clk)
begin
  if rising_edge(clk) then
    count <= count + 1;

    if rst = '1' then 
      count <= (others => '0');
    end if;
  end if;
end process;