如何在xilinx中从原理图生成vhdl代码

Question

我想知道是否有可能从xilinx的原理图中生成vhdl代码。我知道反向是可行的。我想要这样做，因为我很好奇在我完成了mips R2000的数据路径后，代码会是什么样子，而且这也是一种通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和vhdl，但我希望看到整个数据路径是用vhdl编写的。我使用的是Xilinx 12.3。谢谢!

Answer 1

该选项位于设计菜单中，在implementation窗口中选择一个.sch文件，然后单击"View HDL functional model“。这将为所选原理图生成vhdl代码。:o

Answer 2

您可以将原理图设计转换为HDL模型。在设计下的实现下，实用程序点击查看HDL功能模型，它从原理图创建HDL文件，即VHDL语言的.vhf和Verilog语言的.vf将此文件更改为VHDL语言的.vhd和Verilog语言的.v之后，您可以轻松地将此设计添加到您的vivado项目中

Answer 3

如果您使用的是Vivado 2018.2，则可以在Tcl控制台中使用write_vhdl，后跟要写入VHDL语言的文件名。

例如，write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd