我已经编写了两个在ISE Design Suit中成功模拟的代码:library IEEE;package mux2to1_pkg is port(d1,d0: in std_logic; f: out std_logic);end mux2to1_pkg;use IEEE.STD_LOGIC_1164.all;
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到目前为止,我已经建立了两个完全工作的体系结构,一个使用generate函数,另一个使用rtl描述,如下所示:library ieee; s: out std_logic_vector(0 to N-1);end adder_n;
体系结构尽管我创建的下面的体系结构编译得很好,但是当我试图模拟它时,我会得到一个模拟错误(在Modelsim上),这是我在文章末尾附加的。我猜nume