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几个经典的数字电路设计
一、四人抢答器电路设计 二、数字电子钟电路设计 三、555与计数器构成分频器 四、一位二进制全减器 五、序列信号发生器电路 六、红绿灯控制 七、九路抢答器
2.5K20发布于 2020-08-13 - 来自专栏数字芯片
IC设计基础 | 数字IC设计经典笔试题
本文总结了数字IC设计公司的经典笔试题目-IC设计基础知识 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸 为参加数字IC设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1.什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。 它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中 latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源 每节课短短几分钟十几分钟，短小精悍，课程文档也写得很清楚，而且可以试听部分课程，推荐给验证方向的同学们~ 适用人群 在校大学生 在职数字IC设计和验证人员 跨行业转数字验证人员授课导师： 程序员Marshall
1.9K20编辑于 2022-09-19 - 来自专栏数字芯片
数字IC设计经典笔试题之【IC设计基础】
摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，IC设计基础知识。 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。 为参加数字IC设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。 10：寄生效应在IC设计中怎样加以克服和利用（这是我的理解，原题好像是说，IC设计过 程中将寄生效应的怎样反馈影响设计师的设计方案）？ 它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中
1.6K10发布于 2020-07-20 - 来自专栏数字芯片
数字IC设计经典笔试题之【FPGA基础】
语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可 10：IC
1.8K10发布于 2020-07-20 - 来自专栏数字芯片
数字IC设计经典笔试题之【verilog篇】
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
3K20发布于 2020-07-20 - 来自专栏FPGA探索者
FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试（上）
整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。 一批IC样品在测试中发现有setup或者hold时序问题 现取A B.
1.3K20发布于 2021-03-15 - 来自专栏电子技术研习社
数字电子钟逻辑电路设计
1、 前言 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。 2.设计任务和要求 用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1．由晶振电路产生1Hz 标准秒信号。 2．秒、分为00—59六十进制计数器。 （2）秒、分电路设计 ? 这个模块就是“秒”的部分，由74HC161芯片产生16进制计数，然后利用送数功能，当计时到1001（即十进制数字9）送0，实现0~9的循环，作为秒的个位。 （3）时电路设计 ? 时的电路设计与前面的分和秒类似，但是有些不同，主要是进位上面需要注意一下，个位上先是0~9循环两次，然后是0~4，接着向十位进位。十位上只能是0~2的循环。 仿真动态图 以上就是关于数字时钟的设计。
5.8K61发布于 2020-07-10 - 来自专栏FPGA探索者
FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试（下）
一批IC样品在测试中发现有setup或者hold时序问题 现取A B. 选择题部分： 单选和多选部分——乐鑫科技2021数字IC提前批笔试（上） FPGA探索者，公众号：FPGA探索者FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试（上） 欢迎关注。
1.4K10发布于 2021-03-15 - 来自专栏FPGA探索者
数字IC设计知识结构
一、IC 定义 IC就是半导体元件产品的统称，IC按功能可分为：数字IC、模拟IC、微波IC及其他IC。 数字IC就是传递、加工、处理数字信号的IC，是近年来应用最广、发展最快的IC品种，可分为通用数字IC和专用数字IC。 通用IC：是指那些用户多、使用领域广泛、标准型的电路，如存储器（DRAM）、微处理器（MPU）及微控制器（MCU）等，反映了数字IC的现状和水平。 1．IC制造商（IDM）自行设计，由自己的生产线加工、封装，测试后的成品芯片自行销售。 2．IC设计公司（Fabless）与标准工艺加工线（Foundry）相结合的方式。 三、数字IC设计全流程 ?
2.6K31发布于 2021-07-09 - 来自专栏数字芯片
2021 数字IC面经总结
本人四非本硕科班出身，秋招投递芯片的数字设计岗位，本科两个省赛，一个市级项目，一年的FPGA逻辑设计工作经验（猜对了就是9106福报），研究生两年数字IC设计的实习经验，自学了UVM和SV，在一家标准的 因为结合自己的专业和实习，当一名有FPGA经验的芯片设计工程师比较适合目前的我，所以主要投递2021届最卷的数字IC设计岗。 09 豪威科技 上海数字IC设计岗位，两轮技术面试加一轮HR面，全是电话面试没有见到过面试官，不提前说面试的时间直接打电话过来直接面的那种，搞得我二面有点措手不及，蹲在商城角落的星巴克面的。 11 澜起科技 昆山数字IC设计岗位，津逮CPU的方向，两轮技术面，年前面一轮，年后第二轮，其他问题都还好，后来问了AMBA总线，我说不会，DMA我也没用过，然后就要了另外一名幸运的小伙纸。 因为是数模混合岗位，第一轮除了项目之外问了flow，UVM这些，做的也是模拟芯片的小模块数字电路设计，身为数字设计工程师去面模拟芯片公司的原因是，公司去年上市了，股价挺高的400+，绩效好的话能拿股票，
4.3K52发布于 2021-05-20 - 来自专栏摸鱼范式
【白嫖IC设计课程】数字IC_FPGA设计入门
作者简介 杨宇翔 2006年成都电子科技大学毕业；数字电路前端设计从业14年；前Verisilicon Senior Staff Engineer；主要做视频IP设计（H.264/H.265编解码器设计 数字IC/FPGA设计架构课 https://ke.qq.com/course/3293846 第一讲免费 ? 数字IC_FPGA设计入门 免费慕课 https://www.iccollege.cn/portal/courseDetail/376.mooc ?
2K20发布于 2021-04-07 - 来自专栏FPGA技术江湖
简谈数字电路设计中的抖动
今天和大侠简单聊一聊数字电路设计中的抖动，话不多说，上货。 既然说到了抖动，那么什么是抖动？那首先我们就来了解一下什么是抖动。 在通信或者信号传输中，由于收发双方都会采用一定的时钟架构来进行时钟的分配和同步，缓慢的时钟漂移很容易被跟踪上或补偿掉，因此wander对于数字电路传输的误码率影响不大，高速数字电路测量中关心的主要是高频的 对于更复杂的数字信号来说，除了关心其抖动的RMS值以及峰峰值以外，还会关心该抖动的不同组成成分，因为不同成分的抖动对于电路的影响是不一样的，相应的应对手段也不一样。 比如很多高速总线都会对高速数字信号的随机抖动成分（Random Jitter）、周期性抖动（Periodic Jitter）、ISI抖动（Inter-Symbol Interference jitter ）等进行进一步的分解和研究 抖动是数字信号，特别是高速数字信号非常重要的一个概念，越是高速的信号，其比特周期越短，对于抖动的要求就越严格。
1.1K10发布于 2020-12-29 - 来自专栏数字IC小站
【004】数字IC笔面试常见题
本期题目 异步复位同步释放怎么做；请画图和写代码解释； 奇数分频；偶数分频； 小数分频； 上期答案 【003】数字IC笔面试常见题 同步电路的意思就是来自同一个时钟，宽松的定义是来自同一个时钟源的不同时钟 Clifford论文系列--多异步时钟设计的综合及脚本技术（1） 跨时钟域电路设计1--单比特信号传输 总的来说，同步复位的优点大概有3条： a、有利于仿真器的仿真。
50410编辑于 2022-08-26 - 来自专栏数字芯片实验室
数字IC验证系列之objection mechanism
UVM中，component的task phase是消耗仿真时间的，各个components的task phase之间需要完成同步。只有在所有components的相同task phase结束之后，才能进入下一个task phase。
88420发布于 2020-06-12 - 来自专栏数字IC小站
【010】数字IC笔面试常见题
本期考点 最近忙着毕业，文章写得粗糙，没有配合图，所以暂停更新这个计划，搞完毕设再更~ 上期答案 【009】数字IC笔面试常见题 //Synchronous module Sync_Pulse(
34820编辑于 2022-08-26 - 来自专栏数字芯片
数字IC设计 | 入门到放弃指南
数字IC设计技能树： 数字IC设计技能树 1.语言 主流的Verilog、VHDL Verilog语言与软件语言最大的区别就是，因为它是用于描述电路的，因此它的写法是非常固定的，因为电路的变化是非常有限的 而对于那些只想做IC设计的同学而言，SystemVerilog同样也是值得学习的。 很多顶级的IC设计公司内部都开始使用SystemVerilog进行RTL设计了。 -> Perl在IC中的应用 脚本语言：Tcl 在IC设计这个领域中，Tcl是一门非常常见的语言。可以用于描述时序和管脚约束文件，UPF信息，也可以用来搭建简单的工作平台。 ，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation），一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题
3.2K33编辑于 2022-04-06 - 来自专栏数字IC小站
【009】数字IC笔面试常见题
上期答案 【008】数字IC笔面试常见题 关于二进制转格雷码，其法则是保留二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。
26010编辑于 2022-08-26 - 来自专栏数字IC小站
【001】数字IC笔面试常见题
什么是建立时间？建立时间违例怎么解决？建立时间可能为负数吗？延迟和抖动对其分别有什么影响？ 什么是保持时间？保持时间违例怎么解决？保持时间可能为负数吗？为什么存在保持时间违例？延迟和抖动对其分别有什么影响？ 什么是传播延迟？传播延迟可能为负数吗？ 请举例说明上述情况~
25910编辑于 2022-08-26 - 来自专栏数字IC小站
【007】数字IC笔面试常见题
上期答案 【006】数字IC笔面试常见题 功耗的来源分为个部分，分别是动态功耗，直通功耗，以及静态功耗。 系统时钟的选择，在不同情况下，选择不同的系统时钟；也可考虑异步电路设计；IP的选择。 后台回复数字“002”可获取低功耗设计的资料，资料较为完整。
42320编辑于 2022-08-26 - 来自专栏数字芯片实验室
数字IC验证系列之factory &create
在UVM中，我们不应该一直使用new()构造新的components和transactions，而应该从某个查找表中申请创建新的components和transactions，这种创建方式称为factory机制。
80751发布于 2020-06-09
腾讯云开发者
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