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- 来自专栏数字IC经典电路设计
异步复位同步释放（verilog代码|Testbench|仿真结果）
图片 数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形 begin dout <= 1'b0; //同步复位 end else begin dout <= din; end end endmodule 该代码常常会被综合成如下电路： 图片 Testbench u_areset_srelease( .clk (clk), .rst_n (rst_n), .din (din), .dout (dout) ); always #5 clk = ~clk; initial begin clk = 0; #5 rst_n = 1; #10 rst_n = 0; #10 rst_n = 1; din = 1; #300; $finish; end endmodule 仿真结果如下： 图片 可以看到，经过“异步复位同步释放”处理后，信号在复位信号后的第二个有效上升时钟沿进行了翻转
8K61编辑于 2023-05-23 - 来自专栏FPGA探索者
工科生的浪漫521——Verilog任意字符显示、TestBench仿真、verilog波形祝福
波形显示效果 实现效果： 显示原理： verilog仿真时，输出多位位宽的数据，通过不同时刻的高电平数据来构成字的形状。 所需软件 （1）字模软件，PCtoLCD； （2）Vivado或者Modelsim等能运行verilog TestBench仿真的工具； 3. 看一下这8个数据为什么能表示出数字5。 显然，verilog只要设置一个[15:0] data，每个clk输出一列，就完成了扫描输出。 4. Verilog代码 不需要设置例化模块，只需要一个TestBench即可。 521加2个空格是5个数字，每个数字8列数据，5*8=40个数据 parameter data_num = 40; integer Pattern; reg [15:0] stimulus[1:data_num
1.9K30编辑于 2022-10-05 - 来自专栏数字IC经典电路设计
跨时钟域传输总结（包含verilog代码|Testbench|仿真结果）
图片 图片 1.3 单比特“握手协议”verilog代码 verilog代码 //单比特快到慢“握手协议” module cdc_sbit_handshake( input aclk, // `timescale 1ns/1ps //仿真时间单位1ns 仿真时间精度1ps module cdc_sbit_handshake_tb; //信号申明 reg aclk; reg arst_n 具体代码可参考链接：Verilog 跨时钟域传输：慢到快 verilog代码 //同步模块工作时钟为 100MHz 的模块 //异步数据对来自工作时钟为 20MHz 的模块 module delay_sample 代码|Testbench|仿真结果），对异步FIFO介绍很详细并且总结了若干重要问题。 `timescale 1ns/1ps;//仿真时间单位1ns 仿真时间精度1ps module async_fifo_tb #( parameter DATA_DEPTH = 8,
9.3K76编辑于 2023-06-08 - 来自专栏数字IC经典电路设计
序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）
--- --- 数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench 、仿真波形。 图片 根据状态转移图写出对应的verilog代码2.2 verilog代码 //使用状态机设计模三序列检测器 module sequence_modulus3_detector( input begin clk = 1; rst_n = 1; #5 rst_n = 0; #5 rst_n = 1; repeat(20) begin 不定期检查、补充、纠错，欢迎随时交流纠错 最后修改日期：2023.4.29 软件版本： 仿真软件：Modelsim 10.6c 绘图软件：亿图图示 描述语言：verilog
5.2K30编辑于 2023-05-18 - 来自专栏OpenFPGA
Testbench编写指南（1）基本组成与示例
TestBench可以用VHDL或Verilog、SystemVerilog编写，本文以Verilog HDL为例。 FPGA设计必须采用Verilog中可综合的部分子集，但TestBench没有限制，任何行为级语法都可以使用。本文将先介绍TestBench中基本的组成部分。 stop用来指示仿真器停止TestBench仿真（建议每个TestBench中都有至少一个stop）。 ---- 设计规则 下面给出一些编写TestBench的基本设计规则： 了解仿真器特性：不同的仿真器由不同的特性、能力和性能差异，可能会产生不同的仿真结果。 将激励分散到多个逻辑块中：Verilog中的每个initial块都是并行的，相对于仿真时刻0开始运行。将不相关的激励分散到独立的块中，在编写、维护和更新testbench代码时会更有效率。
3K20发布于 2020-06-30 - 来自专栏数字IC经典电路设计
自然二进制数与格雷码的相互转换（verilog代码|Testbench|仿真结果）
图片 --- --- 数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench 、仿真波形。 快速导航链接如下： 个人主页链接 1.数字分频器设计 2.序列检测器设计 3.序列发生器设计 4.序列模三检测器设计 5.奇偶校验器设计 6.自然二进制数与格雷码转换 7.线性反馈移位寄存器LFSR 8 `timescale 1ns/1ps; //仿真时间单位1ns 仿真时间精度1ps module bin2gray_tb(); parameter width = 4; //定义数据的位宽参数为4 不定期检查、补充、纠错，欢迎随时交流纠错 最后修改日期：2023.5.07 软件版本： 仿真软件：Modelsim 10.6c 绘图软件：亿图图示 描述语言：verilog
5.3K50编辑于 2023-05-18 - 来自专栏全栈程序员必看
verilog调用vhdl模块_verilog和vhdl哪个更好
一、 用Verilog文件调用VHDL 以Verilog文件为顶层文件，调用VHDL模块，testbench为Verilog文件。 4、编写testbench文件，FPGA_VHDL.vt，设置时钟周期为20ns，延时50ns后reset=1，aa=0，bb=1，每16个时钟，ss信号翻转一次； 5、仿真，调用出Modelsim ，选择testbench文件编译，设置仿真时长100us，执行仿真，仿真波形如下： 结论：时钟周期为20ns，reset在50ns时置高，计数cnter到15后回0，到零后ss电平翻转，当ss 5、仿真，调用出Modelsim，选择testbench文件编译，设置仿真时长100us，执行仿真，仿真波形如下： 结论：从波形可得，时钟周期为20ns，50ns后reset=1；ss每16个时钟周期电平翻转一次 仿真与设计初衷一致。 三、测试总结 1、Verilog调用VHDL比较简单，需要把VHDL的实体（entity）当成一个verilog模块（module），按verilog的格式调用。
3K50编辑于 2022-11-08 - 来自专栏OpenFPGA
FPGA中仿真概念
FPGA中仿真概念 需要对输入Verilog或VHDL的设计进行仿真，以检查设计的功能正确性。对于HDL RTL功能，需要使用不可综合的Verilog结构编写测试台。 示例9.1 Verilog阻塞赋值的仿真 波形9.1 Verilog阻塞赋值的仿真结果 示例9.2 Verilog非阻塞赋值的仿真 表9.1 always和initial之间的差异 Initial 示例9.7使用Verilog HDL的四位环形计数器 示例9.8描述了环形计数器的testbench，并将激励施加到DUV上。 上述testbench产生波形9.7所示的结果。 如上所述，基本仿真可以通过编写testbench来执行，该testbench可以强制激励被测试的设计。对于复杂度较低的FPGA设计，这种方法是可行的。 示例9.8 Verilog环形计数器的testbench 波形9.7环形计数器的仿真结果
71930编辑于 2022-04-14 - 来自专栏瓜大三哥
如何写一个仿真文件——testbench
如下图所示，仿真模型就好比是"一道菜"（Verilog design file），而输入是厨师给的"各种调料"(Stimulus)，输出是这道菜的口味是否符合顾客的"预期口感"（Response）。 常用testbench语法 1.精度问题 编译器指令用以控制编译和预处理verilog代码，他们通过重音符号[`]来指明。重音符号常位于键盘的左上角。 比如之前定义了timescale 1ns / 10ps；当指定如下代码中的延时， #5 y = a & b; 表明实际上的延时为5ns（即5*1ns）。 比如下面产生的语句： always #5 clk= ！clk; 5.forever forever 表示由事件激发反复执行,，重复执行其主体直至仿真结束位置。 **$fopen的语法为： [mcd_names] = $fopen("[file_name]"); 至此，testbench文件的语法部分就告一段落，但是小编提醒：学verilog要知道verilog
6.2K42发布于 2020-05-07 - 来自专栏FPGA技术江湖
最实用的Modelsim初级使用教程
它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow 图5 编译目标文件 在Library中选择工作库，在查找范围内找到要仿真的目标文件(Library选择刚才建立的库，查找范围选择目标文件所在的文件夹)，然后点Compile和Done；或在命令行输入vlog 具体步骤如下： ⑴ 执行File->New->Source->verilog，或者直接点击工具栏上的新建图标，会出现一个verilog文档编辑页面，在此文档内设计者即可编辑测试台文件。 )和.sdo文件（时延文件）外，还生成了gate_work文件夹、verilog_libs文件夹；gate_work文件夹(可以叫工作库，也可以叫编译库)下存放了已编译的文件，verilog_libs文件夹下存放了仿真所需要的资源库 后面的操作与用testbench文本仿真的方法相同 。 ?
3.2K20发布于 2020-12-30 - 来自专栏数字IC经典电路设计
异步FIFO设计原理与设计方法以及重要问题汇总（包含verilog代码|Testbench|仿真结果）
------数字IC经典电路设计经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形 三、异步FIFO设计实例（verilog代码与实例）要求：实现深度为8，数据位宽为8的异步FIFO，确保数据满足先入先出。 3.1 verilog代码//深度为8，数据位宽为8的异步FIFOmodule async_fifo #( parameter DATA_DEPTH = 8,//深度为8 parameter `timescale 1ns/1ps;//仿真时间单位1ns 仿真时间精度1psmodule async_fifo_tb #( parameter DATA_DEPTH = 8, parameter 试设计深度为5的FIFO格雷码一个循环必须有2^n个，因为非二次幂深度的格雷码首位和末尾之间相差不止一位。
7.1K52编辑于 2023-06-05 - 来自专栏数字IC经典电路设计
边沿检测（上升沿检测、下降沿检测、双边沿检测|verilog代码|Testbench|RTL电路图|仿真结果）
数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。 ~din_r & din; assign down_edge = din_r & ~din; assign both_edge = din_r ^ din; 二、上升沿检测、下降沿检测、双边沿检测 Verilog ~din_r & din; assign down_edge = din_r & ~din; assign both_edge = din_r ^ din; endmodule RTL电路 图片 Testbench clk = ~clk; initial begin clk = 0; rst_n = 1; din = 0; #5 rst_n = 0; #5 rst_n = 1; #10 din = 1; #20 din = 0; #40 $stop; end endmodule 仿真结果 图片 当检测到上升沿时, pos_edge信号输出一个时钟周期的高电平
8.9K51编辑于 2023-05-24 - 来自专栏数字IC经典电路设计
毛刺消除与输入消抖（单边毛刺滤除、双边毛刺滤除、输入防抖|verilog代码|Testbench|仿真结果）
数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。 代码描述、testbench、仿真结果。 verilog代码描述如下： //消除高电平毛刺 module burr_remove( input rst_n, //异步复位信号 input clk, din = 0; # 18 din = 1; # 5 din = 0; #100; $finish; end endmodule 仿真结果： 图片 --- - din = 1; # 18 din = 0; # 5 din = 1; #100; $finish; end endmodule 仿真结果： 图片 --- -
6.8K23编辑于 2023-05-26 - 来自专栏数字芯片实验室
ASIC数字设计：前端设计、验证、后端实现
验证 在数字系统设计完成后，要用仿真来验证逻辑功能是否正确。在Verilog中，可以用testbench（测试平台）来检验代码。 5、系统任务。这些系统任务不会被综合工具识别，所以可以在设计代码中使用它们。系统任务以符号开头。一些常用的系统任务如下：display：在仿真过程中，在屏幕上显示文本信息stop：暂停仿真。 11、 在编写testbench时，可以设置断点，也可以单步执行。 12、 进行功能仿真时，最好进行受约束的随机仿真。受约束的随机仿真可以提供有效输入的随机组合。 当随机仿真运行很长时间时，它可以覆盖大部分的corner cases。在verilog中，可以使用$random在testbench中创建随机变量。 其他不可综合的部分，如testbench用仿真工具驱动。当设计非常大时，这种硬件加速验证方法能大幅度提高验证效率。
1.7K20编辑于 2023-09-01 - 来自专栏电子电路开发学习
全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程
前言 如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。 本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。 2. 许可证，安装文件中已经包含 GTKWave支持Verilog/VHDL文件的编译和仿真，命令行操作方式，类似gcc编译器，通过testbench文件可以生成对应的仿真波形数据文件，通过自带的GTKWave 可以查看仿真波形图，支持将Verilog转换为VHDL文件。 out_file.vhd in_file.v 5.
4.9K41发布于 2020-07-17 - 来自专栏科学计算
vcs+verdi仿真Verilog代码
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。 C <= #`FFD A + B; end endmodule 我们再定义一个宏定义的文件： //macro_define.sv `define FFD 1ns 我们需要再定义一个testbench
1.1K10编辑于 2024-05-21 - 来自专栏数字IC经典电路设计
序列检测器（两种设计方法和四种检测模式|verilog代码|Testbench|仿真结果）
图片 --- --- 数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench 、仿真波形。 1'b0 : 1'b1; //组合逻辑描述输出 endmodule 3.13Testbench `timescale 1ns/1ps //仿真时间单位1ns 仿真时间精度1ps module sequence_detect03 1'b0 : 1'b1; //组合逻辑描述输出 endmodule 3.23Testbench `timescale 1ns/1ps //仿真时间单位1ns 仿真时间精度1ps module sequence_detect04 不定期检查、补充、纠错，欢迎随时交流纠错 最后修改日期：2023.4.22 软件版本： 仿真软件：Modelsim 10.6c 绘图软件：亿图图示 描述语言：verilog
6.7K54编辑于 2023-05-18 - 来自专栏数字积木
ModelSim 使用【二】联合Quarus自动仿真
、Verilog HDL”。 为了让读者能够更好的理解仿真，这里我们就简单介绍一下 TestBench 源代码：代码的第 1 行，表示仿真的单位时间为 1ps，精度为 1ps。 想要进行仿真首先要规定时间单位，我们建议大家最好在 Testbench 里面统一规定时间单位，不要在工程代码里定义，因为不同的模块如果时间单位不同可能会为仿真带来一些问题，timescale 是 Verilog 代码的第 2 行就是我们熟悉的部分了，其中第 5 行至第 10 行是我们的数据类型定义，这里我们可以看到 reg eachvec 是一个多余的信号，没有任何作用，我们也可以将它删除，接下来我们再来看第 13 行至第 18 行，这一部分就是一个模块调用，它将我们的 Verilog 模块中的信号连接到我们的 TestBench 模块中。
4K20发布于 2021-04-15 - 来自专栏网络交换FPGA
摆脱Vivado单独建仿真环境的终极解决方案
）中就曾提到，隔行如隔山，做芯片的人永远无法理解只做FPGA样机的人在某些情况下不做仿真就直接上板的做法，非芯片设计出身只做FPGA样机的人也不知道这个世界上还存在更为高效的Verilog或VHDL语言的仿真工具和仿真方法 /testbench/testbench.v > testbench.tmp cp ../testbench/testbench.v .. 采用ModelSim单独仿真 1、整理RTL代码及仿真代码 如果要用ModelSim单独仿真，并且需要搭建类似于上面描述的采用脚本形式来仿真的仿真环境，那么第一步就需要从Vivado工程中把相应的Verilog verilog或者VHDL文件存储的，建仿真环境时，只需要到Quartus的安装路径下找一个叫EDA的目录下找sim_lib的子目录下找相应的.v文件添加到仿真工程里就可以了，常见的库文件主要有三个，220model.v 搭建一个完善的仿真验证环境固然麻烦，但一旦做好之后，事半功倍，效率会大幅度的提升。本文中提到的仿真环境仅仅是一种最简单的只有Verilog代码的仿真环境，在验证复杂度和便捷性等方面都差的很远远。
2.2K30发布于 2019-10-29 - 来自专栏数字IC经典电路设计
（单端口RAM、伪双端口RAM、真双端口RAM|verilog代码|Testbench|仿真结果）
图片 数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形 2.2 verilog代码 实现一个深度为16、位宽为4的单端口RAM。 `timescale 1ns/1ps;////仿真时间单位1ns 仿真时间精度1ps module ram_single_port_tb(); parameter DATA_WIDTH = 4; 3.2 verilog代码 实现一个深度为16、位宽为4的真双端口RAM。 4.2 verilog代码 实现一个深度为16、位宽为4的伪双端口RAM。
10.3K40编辑于 2023-05-31
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