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FPGA的设计艺术（1）FPGA的硬件架构
前言 本文首发：FPGA的设计艺术（1）FPGA的硬件架构[1]FPGA是一个很神奇的器件，工程师可以在上面做游戏或者说工程师每天都在上面做游戏，通过搭积木的方式，还能设计出精美绝伦，纷繁复杂，奇妙无比的电路 虽然传统的FPGA设计流程更类似于普通的IC（都是适用硬件描述语言设计电路并验证电路）而非处理器，但与IC开发工作相比，FPGA具有显著的成本优势（电路设计完成之后可以直接使用，而不需要继续流片），并在大多数情况下提供相同的性能水平 FPGA的硬件架构 Xilinx FPGA是异构计算平台（所谓异构，就是有很多不同的部分组成），包括Block RAM、DSP Slices、PCI Express支持和可编程结构。 注意，Xilinx FPGA中N的典型值是6。 ? LUT的功能表示为内存单元的集合 LUT的硬件实现可以被认为是连接到一组多路复用器的存储器单元的集合。 我有专门的CDC处理就用到了FIFO，可见：FPGA逻辑设计回顾（6）多比特信号的CDC处理方式之异步FIFO[3] 参考资料 [1] FPGA的设计艺术（1）FPGA的硬件架构: https://www.ebaina.com
3K20发布于 2021-05-28 【驱动设计的硬件基础】CPLD和FPGA
它们既能像 ASIC（专用集成电路）一样实现硬件加速，又能通过软件编程快速迭代功能，完美平衡了灵活性与性能。对于驱动设计而言，这两种器件是构建高速接口、实时控制和算法加速的核心硬件基础。 FPGA 灵活迭代、IP 核复用 五、开发流程与工具链：从代码到硬件的 “全链路解析” 5.1 CPLD 开发流程 设计输入： 工具：Altera Quartus Prime、Lattice FPGA： 入门级：Xilinx Artix-7（XC7A35T，约 50）、Intel Cyclone V（5CEBA4F23C7N，约 100）。 开源生态：RISC-V 架构与 FPGA 结合，降低开发门槛，推动硬件设计民主化（如 SiFive+Xilinx 合作项目）。 在驱动设计中，根据具体需求选择合适的器件，结合高效的开发流程和前沿技术，定能打造出高性能、高可靠性的硬件系统。
69910编辑于 2026-01-21- 来自专栏FPGA技术江湖
FPGA Xilinx Zynq 系列（十九）Zynq SoC & 硬件设计 之 嵌入式系统和 FPGA
今天给大侠带来 FPGA Xilinx Zynq 系列 第二部分 Part B ，第二部分是关于使用 zynq 进行 Xilinx SoC开发的相关方面问题的深度解析， 包括嵌入式系统设计的概念、IP 块的创建与集成，以及软硬件协同设计。 今天带来第十九篇，Zynq SoC & 硬件设计 之 嵌入式系统和 FPGA，本篇内容目录简介如下： 9. 嵌入式系统和 FPGA 9.1 什么是嵌入式系统？ 数字信号处理器 （DSP） — DSP 是一种设计专用于数字信号处理的处理器， 它的指令集的设计目的是数字信号处理。DSP 设计成能快速执行算术运算，能在单个时钟周期里开展多重累加运算。 还有其他形式的用专门硬件处理核心但不在 FPGA 上的加速方式。总的来说，这种任务卸载处理方式叫做硬件加速。
1.4K20发布于 2020-12-30 - 来自专栏OpenFPGA
FPGA未来硬件架构探讨-NoC
接下来会首先分析一下NoC的特点，然后说明一下目前FPGA领域在这个硬件架构下的应用，最后简单分析未来这一架构的前景。 其实目前FPGA厂家都在大容量FPGA设计上费尽心力，其中NoC硬件架构也是其探索的一个方向。 Achronix Speedster7t FPGA 2020年上半年，Achronix 公司推出了基于台积电（TSMC）的 7nm FinFET 工艺的 Speedster7t FPGA 器件，该器件包含了革命性的新型二维片上网络 这次Achronix 新一代的 Speedster7t FPGA 来简化和加速用户的设计，不仅仅是一种尝试，更能看出未来在大型设计时，NoC总线在FPGA中的应用。 通过这两FPGA厂家的一些架构分析，我们也能简单看到一些未来FPGA的微架构可能会大量采用NoC硬件架构以适应更加复杂的应用，尤其现在FPGA对于一些嵌入式内核、AI内核的需求越来越大。
2.2K20编辑于 2022-03-11 - 来自专栏TechBlog
FPGA：硬件描述语言简介
⭐本专栏针对FPGA进行入门学习，从逻辑代数等基础知识讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 硬件描述语言HDL(Hardware Description Language ) 类似于高级程序设计语言. 它是一种以文本形式来描述数字系统硬件的结构和行为的语言, 用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统的逻辑功能。用HDL编写设计说明文档易于存储和修改，并能被计算机识别和处理. （5）Verilog HDL语言的新进展 OVI组织1999年公布了可用于模拟和混合信号系统设计的硬件描述语言Verilog-AMS语言参考手册的草案，Verilog-AMS语言是符合IEEE 1364 结 论 HDL主要用于数字电路与系统的建模、仿真和自动化设计。目前有两种标准的硬件描述语言：Verilog和VHDL。由于Verilog简单易学，所以建议大家学习Verilog HDL语言。
1.5K20编辑于 2023-02-16 - 来自专栏OpenFPGA
【开源硬件】多功能FPGA-JTAG
硬件介绍 目前国内AMD-Xilinx FPGA-JTAG主要有两种：一是官方开发板： 二是新推出的smart lynq(速度及功能更强)： 价格就劝退很大一部分人了： 二是国产的，各种各样就不放图片了 支持7系列+U+系列FPGA，电平支持1.5V\1.8V\2.5V\3.3V，TCK速率高达30M以上。 开源说明 软件、硬件（原理图、PCB均开源），自己打板测试过，大家可以自行修改制作。
1.2K20编辑于 2023-08-30 - 来自专栏OpenFPGA
FPGA设计流程
FPGA设计流程 FPGA设计流程包括以下关键步骤，如图9.8所示。 1. 设计输入 2. 设计仿真与综合 3.设计实现 4.设备编程。 尽管在后期的设计周期中可能会出现时间或面积、电源问题，但设计师至少对设计的功能有把握。 硬件设计工程师的主要目标是生成高效的硬件。综合是将设计抽象的一个层次转换为另一个层次的过程。 设备编程 FPGA通过使用特定于供应商或专有的位流文件进行编程。位流是需要加载到FPGA中以执行特定硬件设计的二进制数据文件。 如果设计针对特定的FPGA，则EDA工具将生成设备利用率摘要。 Block RAM XILINX Spartan-7系列支持可配置18 kbit块的形式组织的200 MHz块RAM。 图9.12 Xilinx基本DLL块 乘法器 所有Spartan7 FPGA都有两个18位输入，并生成36位输出。乘法器为嵌入式块，每个设备有4~104个嵌入式乘法器块。
1.6K40编辑于 2022-04-14 - 来自专栏瓜大三哥
FPGA设计技巧
PART1 FPGA设计技巧一：时钟树 对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。 一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。时钟是FPGA开发人员的生命线，也是整个系统的“血液”。 PART2 FPGA设计技巧二：乒乓操作 乒乓操作是FPGA设计中经常用到的设计思想，常用于需要提高数据效率的地方。 }; //移位寄存器 else begin temp <= temp[7]; //接到后输出 endassign data=temp;endmodule PART4 FPGA设计技巧四：流水线 2） 缺点：功耗增加，面积增加，硬件复杂度增加，流水线就是插入寄存器，以面积换取速度。 PART5 FPGA设计技巧五：Latch 定义？
1.1K30发布于 2020-05-07 - 来自专栏用户7494468的专栏
FPGA基础知识极简教程（2）抛却软件思维去设计硬件电路
学过一门或多门软件语言的数字设计初学者经常会犯一些错误 ，例如硬件语言的并发性，可综合以及不可综合语句区分，循环语句的使用等等。本文的建议将带你区别并扫除这些易错点，助你成为一名优秀的硬件设计师。 知道综合和不可综合代码之间的区别对于成为一名优秀的数字设计师非常重要。仅在编写将在FPGA上运行的代码时使用可综合的构造！ 每个软件程序员需要了解的有关硬件设计的内容 「对于数字设计新手而言最重要的部分」 尝试使用VHDL或Verilog进行编程的每个了解C或Java语言的软件开发人员都会遇到相同的问题。 优秀的数字设计师需要始终记住VHDL和Verilog是并行语言。 「假设2：循环」 这是新硬件开发人员面临的一个巨大问题。 我要大胆地说一下：如果您至少没有做过3种FPGA设计，则永远不要使用for循环。因此，请考虑如何重写软件中编写的代码，以使其永远不使用for循环。
1.4K31发布于 2020-06-29 - 来自专栏OpenFPGA
FPGA和USB3.0通信-FX3硬件设计简谈
FPGA和USB3.0通信-FX3硬件设计简谈 本次演示用的是USB3.0芯片-CYPRESS CYUSB3014（下称 FX3），该芯片是标准的USB3.0 PHY，可以大大简化使用USB通信时FPGA 的设计，主需要使用状态机进行FIFO的读写控制即可，同时该芯片还具有ARM核+I2S、I2C、SPI、UART等接口，大大增加了该芯片的使用范围。 硬件设计 讲硬件设计主要是为了方便FPGA工程师排故使用，下面分几个方面进行介绍，排故思路也是按照下面的顺序走。 模式我设计的思路是使用0F1（SPI，如失败，则启用 USB 引导），然后FALSH的CS引脚加开关接地，需要烧写固件时将CS拉低，FX3启动检测不到FLASH后会自动启动USB boot，上电完毕后可以将 优秀的 Verilog/FPGA开源项目介绍（五）- USB通信 FPGA和USB3.0通信-USB3.0协议介绍 FPGA和USB3.0通信-USB3.0 PHY介绍
3.6K20发布于 2021-11-17 - 来自专栏瓜大三哥
蜂鸟E203系列——FPGA硬件环境
为了将蜂鸟E203的FPGA代码能够真正运行在 FPGA 硬件上，需要将其编译成为 bitstream 文件然后烧录到 FPGA 中去，本文介绍了两种方法进行编译和烧录：一种是make指令，另外一种就是传统的 e200_opensource/blob/master/doc/%E8%9C%82%E9%B8%9FE203%E5%BF%AB%E9%80%9F%E4%B8%8A%E6%89%8B%E4%BB%8B%E7% 一旦烧写 Flash 成功，则可以通过按开发板上的“FPGA_PROG”按键触发硬件电路使用 Flash 中的内容对 FPGA 重新进行烧录。 一旦烧写 Flash 成功，则可以通过按开发板上的“FPGA_PROG”按键触发硬件电路使用 Flash 中的内容对 FPGA 重新进行烧录。 注意：FPGA 烧写成功之后，则可以无需再连接“FPGA JTAG 接口”的 USB 连接线。
1.9K30发布于 2020-07-09 - 来自专栏OpenFPGA
优化 FPGA HLS 设计
优化 FPGA HLS 设计 用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情况下提高设计性能。 介绍 高级设计能够以简洁的方式捕获设计，从而减少错误并更容易调试。 在高度复杂的 FPGA 设计中实现高性能需要手动优化 RTL 代码，而这对于HLS开发环境生成的 RTL 代码来说是不可能的。 然而，存在一些解决方案，可以通过使用 FPGA 工具设置优化设计本身来最大限度地减少性能损失。 高效找到正确的 FPGA 工具设置 尽管设计人员知道 FPGA 工具设置的存在，但这些设置往往没有得到充分利用。通常，只有在出现设计问题时才使用工具设置。 如何优化高级设计 - Sobel 滤波器 Sobel 滤波器是视频处理中常用的参考设计。该参考设计针对具有 Dual ARM® Cortex®-A9 MPCore™ 的 FPGA。
70231编辑于 2023-10-31 - 来自专栏OpenFPGA
Xilinx 7系列FPGA概览
全新Xilinx 7 系列FPGA芯片，在功耗、性能和设计可移植性方面都取得了重大进展。 当然，对于希望利用最新7系列 FPGA 进一步实现节能或提高系统性能和容量的客户来说，他们可以先用 Virtex-6 和 Spartan-6 FPGA 进行设计，然后在时机成熟时将设计方案进行移植。 c.广播 Kintex-7 FPGA 为主流设计带来了 10Gbps 的串行连接功能，实现了新一代数字视频分配系统。 设计者可以采用完全可编程的128通道超声波设计，它可以升至196或256通道以便实现高端手推式解决方案，或者降至64或32通道以便实现手持式尺寸 有线通信 7系列 FPGA 专为最高带宽和最低功耗而设计 在不超出现有功耗和冷却面积的前提下升级硬件以实现容量提升。
3.3K30发布于 2020-06-30 - 来自专栏FPGA技术江湖
FPGA | Xilinx Spartan-7
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 高介电层金属闸 (HKMG) 工艺提供了高性能与低功耗的最佳组合，Spartan-7 FPGA 采用与成熟的 7 系列相同的 28nm HPL 工艺，以及相同的器件结构，从而使其成为结构紧凑的成本优化型 FPGA 系列器件。 可利用很多设计重用功能将针对某款器件或某个系列而构建的部分设计或 IP 打包，便于以后重复用于采用类似架构的另一款器件或系列。例如，设计人员可创建用在Spartan-7 FPGA 中的 IP 核。 随着系统要求的不断提高，设计人员可在 Artix-7 FPGA 中重用这一 IP 核。 Spartan-7 家族 ? ? 结语 ?
99810发布于 2020-12-30 - 来自专栏FPGA技术江湖
FPGA Vivado设计流程
学会如何使用Vivado进行设计、仿真、综合以及实现一个项目，生成比特流文件并下载到 FPGA开发板。 在Vivado中创建一个新的HDL工程项目 添加引脚约束(XDC)文件 编写测试平台(Testbench)进行功能仿真 综合、实现设计工程 生成比特流文件，下载到 FPGA开发板进行功能验证 ? 7) 提示添加约束文件(Constraints)，这个将会在后面进行介绍。此处先直接点击Next继续。 8) 选择目标FPGA器件 A. 在Parts一项中选择Basys3 FPGA的芯片xc7a35tcpg236-1。 2) 完成后，选择‘Open Hardware Manager’打开硬件管理器，点击OK继续。 ?
4.9K11发布于 2020-12-30 - 来自专栏OpenFPGA
FPGA设计原则总结
，以及 FPGA 的规模估算数据接口设计等。 而 FPGA 和 CPLD 相比，更适合实现规模较大，频率较高、寄存器较多的设计。使用 FPGA/CPLD 设计时，应该对芯片内部的各种底层硬件资源，和可用的设计资源有一个较深刻的认识。 比如 FPGA 一般触发器资源丰富，CPLD 的组合逻辑资源更加丰富。FPGA/CPLD 一般是由底层可编程硬件单元，BRAM，布线资源，可配置 IO 单元，时钟资源等构成。 从单纯的 ASCI 设计来看，大约需要 7 个门来实现一个 D 触发器，而一个门即可实现一个 2 输入与非门，所以一般来说，同步时序电路比异步电路占用更大的面积。 7. 流水线操作 流水线处理是高速设计中一个常用的设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的。则可以考虑采用流水线设计方法提高系统的工作频率。 ?
98020发布于 2020-06-30 - 来自专栏电子狂人
System Generator设计转FPGA设计
还是使用昨天的那个设计好的文件，打开方式一样，需要先打开System Generator 2018.2，然后等待相关的库加载到MATLAB了，再从MATLAB中打开之前设计的模型文件，就是.slx为后缀的文件 ;在Implementation页面中选中Specifu IOB location constraints，并设定IOB padlocation为{‘P5'}，可以根据自己的板卡进行设置，这个对应的是FPGA 双击System Generator模块，Compilation中设定Part为FPGA的芯片，语言设置为Verilog，Clocking中设定时钟周期为10ns对应100MHz的晶振，P17为其对应的管脚 找到模型所在的文件夹下的netlist文件夹，看到有以下的文件，sysgen子文件夹包含了导出的Verilog或VHDL设计文件；ip子文件夹是设计导出的IP核形式；ip_catalog子文件夹包含一个调用该 ，后面进行其他设计时，会再讲解一些配置的参数指什么，ug958这个资料不会找的话就直接在后台回复关键字获取我传网盘上的吧
75440发布于 2020-06-29 - 来自专栏用户7494468的专栏
FPGA的设计艺术（11）FPGA的构建过程
这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建FPGA设计的过程。一旦证明了我们的设计工作成功，我们便将功能性HDL代码转移到实际的FPGA中。 综合 构建FPGA的第一阶段称为综合。此过程将功能性RTL设计转换为门级宏的阵列。这具有创建实现RTL设计的平面分层电路图的效果。 在这种情况下，宏实际上是内部FPGA单元的模型。 如果我们的设计仅比我们选择的FPGA大一点，那么这种减少就足够了。 如果这还不能充分降低利用率，那么我们必须选择一个新的FPGA或提高原始代码的效率。 时序分析 运行综合后，我们还可以分析FPGA的时序。 我们使用该分析来确定FPGA是否可以以所需的频率运行我们的设计。 当我们的设计不能以所需的频率运行时，我们不能确定内部触发器将不会有时序违规。 这些工具也有付费版本可用，尽管通常只有针对高端FPGA的设计才需要它们。 对于莱迪思的FPGA，开源的nextpnr软件是一种流行的布局布线工具。
1.2K20发布于 2021-10-20 - 来自专栏FPGA/ARM/DSP技术专栏
Xilinx XC7Z020双核ARM＋FPGA开发板试用合集——硬件赏析
分享产品试用报告，测试板卡是基于Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板。 以下为测评内容，欢迎阅读：TLZ7x-EasyEVM是广州创龙基于Xilinx Zynq-7000 SoC设计的高速数据采集处理开发板，采用核心板+底板的设计方式，尺寸为160mm*108mm，它主要帮助开发者快速评估核心板的性能 核心板采用12层板沉金无铅设计工艺，尺寸为62mm*38mm，引出PL端和PS端全部可用资源信号引脚，降低了开发难度和周期，以便开发者进行快捷的二次开发使用。底板采用4层无铅沉金电路板设计。 4、一个2x 7pin的JTAG接口，间距2.0mm。5、一个2x 17pin的扩展GPIO接口，间距2.54mm。6、一个GPIO/USB/HDMI扩展接口, 共3x16=48pin的欧式端子。 7、两个Camera接口，为2x 20pin排母，间距2.54mm。8、1个VCC0_ADJ电压配置接口，用于配置FPGA端电压，1.5V、1.8V和3.3V可选9、一个软复位按键。
1.2K20编辑于 2022-10-28 - 来自专栏FPGA/ARM/DSP技术专栏
TMS320C6678 DSP + Xilinx Kintex-7 FPGA核心板硬件参数资源说明分享
硬件资源SOM-TL6678F核心板板载DSP、FPGA、CPLD、ROM、RAM、晶振、电源、LED等硬件资源，并通过工业级高速B2B连接器引出IO。 TI TMS320C6678处理器架构如下：图 4 TMS320C6678处理器功能框图FPGA核心板FPGA型号为XC7K325T-2FFG676I，FFG676封装，工作温度范围为-40°C~100 Kintex-7系列FPGA特性如下所示：图 5 Kintex-7系列FPGA特性ROMNAND FLASH核心板DSP通过EMIF16总线连接工业级NAND FLASH，采用8bit数据线，型号为S34MS01G2 图 6一个CDCM61002时钟芯片由U31晶振输入25MHz时钟源，默认通过下图硬件配置电路，倍频后产生两路100MHz差分时钟，分别向FPGA的BANK 115 GTX0输入和BANK 116 GTX1 图 7图 8另一个由U34晶振输入25MHz时钟源，通过下图硬件配置电路，倍频产生两路200MHz差分时钟，向FPGA的IO_L13P_T2_MRCC_34/IO_L13N_T2_MRCC_34提供DDR
3.4K00编辑于 2022-08-14
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