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3D 硅光芯片
加州Davis分校研究组所提出的基于硅光的3D PIC，整体结构如下， ? （图片来自文献1） 右图中的小方格是一个结构单元，每个cell由两层硅光PIC芯片和一层EIC芯片构成。 这三个芯片放置在基于SiN光波导系统的垫片(interposer)上。最上层的PIC由光栅阵列构成，中间一层的PIC主要包含分光器（光芯片中的分束器）和相位调制器。 更详细的芯片结构如下图所示， ? （图片来自文献1） 研究人员在40微米厚的SiO2包覆层中加工出3D的S型波导。将S型波导与SiN基片进行耦合，实验测得的插损是2.8dB。主要损耗来源于两个芯片间的空气隙。 该文献没有给出整个3D PIC最终的工作性能，仅贴出了芯片的结构图，如下图所示， ? （图片来自文献1） 期待整个3D LIDAR系统进一步的实验结果。 几点看法： 目前2D 硅光芯片的集成度其实还没有那么高，对器件密度提高的需求不是主要矛盾。虽然3D PIC的想法很好，有很好的前瞻性，但从应用需求和加工难度来看，还是实用性不够强。
2K30发布于 2020-08-13 - 来自专栏Hank’s Blog
4-2 R语言函数 apply
#apply函数，沿着数组的某一维度处理数据 #例如将函数用于矩阵的行或列 #与for/while循环的效率相似，但只用一句话可以完成 #apply(参数)：apply(数组,维度,函数/函数名) > x <- matrix(1:16,4,4) > x [,1] [,2] [,3] [,4] [1,] 1 5 9 13 [2,] 2 6 10 14 [3,] 3 7 11 15 [4,] 4 8 12 16 >
68310发布于 2020-09-16 3D芯片堆叠技术----越看压力越大
3D芯片堆叠是一种通过垂直堆叠多层芯片并将其互连，以克服传统2D集成电路的局限性。和最近华为提出的韬（τ）定律有几分相似的。都是通过多层堆叠，只不过一个是在封装阶段，一个是在晶圆前道阶段。 今天我们就聊聊封装阶段的芯片堆叠方案，为什么最近这个3D堆叠会受到重视。说实话，我也是最近碰到这个需求，需要把光芯片键合到一个coms芯片上，比如InP材料的芯片如何键合到硅基的芯片上。 基本的方案有wafer to wafer和die to wafer，但是如何让二者的芯片连通导电，就用到垂直互联技术。就进入了3D封装的工艺了。 传统3D封装可能会叠加更多的die进行堆叠。 3D封装里面有3个主要的工艺演变。 现状：对于传统的Microbump（间距20-40μm）和大多数逻辑芯片的3D堆叠，Underfill仍然是必不可少的，因为直接键合的良率和成本目前尚无法完全替代。
46110编辑于 2026-05-29- 来自专栏趣学算法
数据结构 第4-2讲 双向链表
数据结构第4-2讲双向链表 链表是线性表的链式存储方式，逻辑上相邻的数据在计算机内的存储位置不一定相邻，那么怎么表示逻辑上的相邻关系呢？ 可以给每个元素附加一个指针域，指向下一个元素的存储位置。
92040发布于 2018-09-13 - 来自专栏Java
试题 算法训练 4-2找公倍数
试题 算法训练 4-2找公倍数 资源限制 内存限制：256.0MB C/C++时间限制：1.0s Java时间限制：3.0s Python时间限制：5.0s 问题描述 这里写问题描述。
22410编辑于 2025-01-21 垂直堆叠3D芯片突破AI算力瓶颈
研究人员创造了一种新型的3D计算机芯片，该芯片将存储和计算元件垂直堆叠，极大地加快了芯片内部的数据移动速度。与传统平面设计不同，这种方法避免了制约当前AI硬件的“交通拥堵”问题。 凭借创纪录数量的垂直连接以及将存储和计算单元紧密放置的紧凑布局，该设计避免了限制平面芯片发展的速度瓶颈。在硬件测试和模拟中，这款3D芯片的性能比2D芯片高出一个数量级。 研究人员之前在学术实验室中制造过实验性3D芯片，但该团队表示，这是第一次在商业代工厂中生产出性能明显提升的芯片。 单片式3D芯片的制造方式许多早期的3D芯片尝试采用了一种更简单的方法，即堆叠独立的芯片。这可能有所帮助，但层与层之间的连接通常比较粗糙、数量有限，并且可能成为新的瓶颈。该团队采用了不同的方法。 通过证明单片式3D芯片可以在美国制造，他们认为这为本土硬件创新的新时期提供了一个蓝图，在这个新时期，最先进的芯片可以在美国本土设计和制造。
38810编辑于 2026-03-26- 来自专栏sringboot
x86汇编加载用户程序-4-2
索引寄存器的端口号是 0x3d4，可以向它写入一个值，用来指定内部的某个寄存器。比如， 两个 8 位的光标寄存器，其索引值分别是 14（0x0e）和 15（0x0f），分别用于提供光标位置的高 8 位和低 8 位。 指定了寄存器之后，要对它进行读写，这可以通过数据端口 0x3d5 来进行。 高八位 和第八位里保存这光标的位置，显卡文本模式显示标准是25x80，这样算来，当光标在屏幕右下角时，该值为 25×80－1=1999
96230编辑于 2021-12-06 无硅衬底的高楼式3D芯片堆叠技术
研究人员现在可以制造出一种3D芯片，其中交替的半导体材料层直接生长在彼此之上。该方法去除了各层之间的厚硅衬底，从而实现更好、更快的计算，适用于构建更高效的人工智能硬件。 电子行业正在逼近将晶体管封装到计算机芯片表面的数量极限。因此，芯片制造商正寻求“向上”而非“向外”构建。 这种多层芯片能够处理的数据量呈指数级增长，并执行比当今电子产品复杂得多的功能。然而，一个重大障碍是芯片构建的平台。目前，笨重的硅晶圆是生长高质量单晶半导体元件的主要支架。 “我们的技术实现的产品不仅是3D逻辑芯片，还有3D存储芯片以及它们的组合，”Kim说，“通过我们基于生长的单片3D方法，你可以直接在彼此之上生长数十到数百个逻辑和存储层，它们将能够很好地通信。” “传统的3D芯片是通过在硅晶圆之间钻孔的方式制造的，这一过程限制了堆叠层数、垂直对准分辨率和良率，”第一作者Kiseok Kim补充道，“我们基于生长的方法一次性解决了所有这些问题。”
24310编辑于 2026-04-07- 来自专栏育种数据分析之放飞自我
笔记 | GWAS 操作流程4-2：LM模型+数值协变量
上一篇，我们介绍了数量性状进行GWAS的一般线性模型分析的方法（笔记 | GWAS 操作流程4：LM模型assoc），这里我们考虑一下数字协变量，然后用R语言进行对比。
1.5K20发布于 2020-05-26 - 来自专栏新智元
华为研究混合3D芯片堆叠技术，或可绕过美国技术制裁
然而，是否存在代工公司，使用华为的专利技术，为其生产3D芯片封装，目前并不清楚。 但至少华为拥有一种独特的廉价3D堆叠技术，可以帮助它在不使用最新节点的情况下保持竞争力。 2.5D和3D混合堆叠 未来几年，芯片封装创新和多芯片互连技术将成为前沿处理器的关键。 因此，当下所有主要芯片开发商和制造商，都拥有自己专有的芯片封装和互连方法。 华为专家设计的这个方案，本质上是2.5D和3D堆叠的混合体。 这样，两个小芯片在封装内相互重叠，能大大地节省空间，不像经典3D封装那样完全叠放。 重叠 华为的方法是用小芯片的重叠部分来建立逻辑互连。 而好消息是，一个芯片的再分配层可以用来连接内存，从而节省存储空间。 可以说，华为的混合3D堆叠比其它公司传统的2.5D和3D封装技术应用更普遍。 因此，华为在开发他们自己的2.5D和3D芯片堆叠技术和互连方法。
2.3K30编辑于 2022-05-05 2026年，3D新架构将让国产AI芯片“弯道超车”
随着芯片产业走向“后摩尔定律”时代，3D集成技术正悄然成为突破计算芯片制造架构瓶颈的关键选项。 在12月20日举行的“第四届HiPi Chiplet论坛” 3D IC分论坛上，清微智能联合创始人兼首席技术官欧阳鹏表示，国产高端AI芯片有望在2026年通过3D可重构架构技术，实现对国际主流高端AI芯片的超越 国产AI芯片“弯道超车”主战场：3D可重构架构技术 不仅是学术层面，如今，3D可重构架构技术已经商业落地，并有望成为中国AI芯片“弯道超车”的主战场。 国内市场方面，国产AI芯片有望在2026年采用3D可重构新架构。 早在2019年，清微智能和清华大学团队就开展了3D可重构AI架构相关研究，自2023年1月开始，清微智能在中美进行3D芯片相关的大量专利布局。
98310编辑于 2026-03-20- 来自专栏cwl_Java
C++编程之美-数学之趣(代码清单4-2)
代码清单4-2 struct point { double x, y; }; double Product(point A, point B, point C) { return
30630编辑于 2022-11-30 - 来自专栏机器之心
在芯片上培养脑细胞，还能用来测试新药，LLNL实验室开发出3D「芯片大脑」
在一篇发表在 Lab on a Chip 期刊的论文中，LLNL 实验室研究人员表示，他们创建的 3D 微电极阵列（3DMEA）平台能够维持数十万人类神经元存活，并使它们在 3D gel 中连接和沟通。 LLNL 实验室致力于在芯片设备上复制人体系统，而该研究正是其系列工作的一小部分。其目标是随着相关技术的不断发展，研发的芯片设备更适用于人类，甚至取代动物测试。 Fischer 表示，这项 3D 芯片大脑研究的最终目的是：开发出一个提供人类相关数据的实验平台，通过简化、易复现、中肯的模型系统，更好地理解不同类型的药物和治疗方案对人脑功能的影响。 Fischer 解释称：「为了促进这种 3D 芯片大脑的发展，我们需要设计一种能够从三个维度实际监测神经元功能的芯片，但项目伊始，我们并不具备相应技术，所以必须从内部开发。 该团队正在寻求外部资金支持，以使用 3D 芯片大脑来筛选治疗方法，并创建更多用于创伤性脑损伤等疾病和障碍的神经元模型。 最后，Fischer 表示：「这些项目将永远不会结束。
50310编辑于 2023-03-29 - 来自专栏Android点滴积累
IOS Widget（4-2）：创建可配置小组件（动态修改配置数据）
上一篇文章，讲解了如果通过配置修改小组件行为，只不过配置数据是写死的，本文将继续探索配置数据的高级用法，配置数据在小组件中动态创建的
4.2K11发布于 2021-05-10 白光干涉仪在芯片晶圆沟槽的 3D 轮廓测量
摘要：本文研究白光干涉仪在芯片晶圆沟槽 3D 轮廓测量中的应用，分析其工作原理及适配沟槽结构的技术优势，通过实际案例验证其测量精度，为芯片晶圆沟槽制造的质量控制与工艺优化提供技术支持。 关键词：白光干涉仪；芯片晶圆；沟槽；3D 轮廓测量一、引言芯片晶圆沟槽是集成电路中的关键结构，承担着信号传输、散热等重要功能，其 3D 轮廓参数（如深度、宽度、侧壁垂直度、底部平整度）直接影响芯片的电学性能与可靠性 白光干涉仪凭借非接触、高分辨率及三维重构能力，成为芯片晶圆沟槽 3D 轮廓测量的核心技术手段。二、白光干涉仪工作原理白光干涉仪基于低相干干涉技术实现三维形貌重构。 五、结语白光干涉仪在芯片晶圆沟槽 3D 轮廓测量中展现出显著优势，其对沟槽结构的适配性、高精度参数检测能力及高效全域表征特性，为芯片晶圆沟槽的工艺优化与质量管控提供了可靠技术支撑，助力提升集成电路的制造精度与性能稳定性 大视野 3D 白光干涉仪：纳米级测量全域解决方案突破传统局限，定义测量新范式！大视野 3D 白光干涉仪凭借创新技术，一机解锁纳米级全场景测量，重新诠释精密测量的高效精密。
31710编辑于 2025-10-18- 来自专栏历史专栏
【愚公系列】2021年12月 攻防世界-进阶题-MISC-072(4-2)
文章目录 一、4-2 二、答题步骤 1.词频分析 总结 一、4-2 题目链接：https://adworld.xctf.org.cn/task/task_list?
60020编辑于 2021-12-09 - 来自专栏AI机器学习与深度学习算法
机器学习入门 4-2 scikit-learn中的机器学习算法封装
本系列是《玩转机器学习教程》一个整理的视频笔记。本小节主要介绍使用sklearn实现KNN算法。
1.1K00发布于 2019-11-13 - 来自专栏ATYUN订阅号
英特尔公布了全新3D堆叠技术，10纳米芯片即将推出
英特尔公开了新的3D封装技术Foveros，可以让芯片制造商捆绑各种垂直芯片组件，从而提高设备的速度，而无需等待新的芯片制造工艺成熟。 换句话说，通过Foveros，英特尔将能够将各种芯片叠加在一起，包括CPU，内存和其他芯片，而无需担心各自的底层制造技术。 3D堆叠 堆叠的重要性不仅仅是节省空间，尽管这肯定是它的重要组成部分。 业界其他公司已经开始研究混合和匹配晶体管的好处，投资“小芯片”，它们几乎可以像微观互锁拼图一样使用。但这一切仍然是发生在同一平面上，而英特尔的3D堆叠技术像是乐高积木一样的解决方案，提供了更多选择。 几十年来，一种成功的3D封装技术一直受到追捧，但却被电力，热量和价格所限制。 而且因为我们在这些芯片之间具有非常高的带宽，所以它们的功能就像它们是单个芯片一样。” 从长远来看，这种可定制性也应该有助于英特尔的发展。
65840发布于 2018-12-27 美国首颗单片式3D芯片问世：能效有望提升1000倍
芯片，可能为未来设备带来高达1,000 倍能效提升。 报道称，该3D芯片通过将DRAM内存和逻辑单元直接叠加在一个连续的制造过程中，完全区别于传统的2D芯片布局。 原型3D芯片在SkyWater 的200毫米晶圆生产线上采用成熟的90nm至130nm工艺制造。 虽然学术实验室之前已经展示了实验性的3D芯片，但该团队强调，这项工作的不同之处在于它是在商业铸造环境中建造的，而不是在定制的研究生产线中建造的。 参与该项目的SkyWater高管称，这一努力证明了单片3D架构可以转移到国内制造流程中，而不是局限于大学的洁净室。
23010编辑于 2026-03-20- 来自专栏新智元
权威报告：2021年芯片只能向3D转型
报告认为，届时半导体厂商将面积缩小、放下更多晶体管的做法已经在经济上不划算，此后，半导体厂商将关注3D芯片等其他新的技术增强计算力。 不过，该报告发布并非意味着“摩尔定律”将在5年内死亡——通过使用3D堆叠等新的技术，短期内芯片的晶体管密度将继续提高。 不再自己制造尖端芯片的半导体公司，靠的是工厂为其芯片提供先进技术。Gargini还说，芯片购买方和设计方，如苹果、谷歌和高通，越来越能决定未来芯片的要求。 如果有哪一家公司愿意，它在2020年后也可以继续缩小晶体管的尺寸，只不过使用三维芯片要更划算——这就是报告想传达的信息。 换句话说，通过使用3D堆叠等新的技术，短期内芯片的晶体管密度将继续提高。 在FinFET的架构中，栅门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。
1.6K60发布于 2018-03-23
腾讯云开发者
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