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《硬件设计经验谈》
充分了解各方的设计需求，确定合适的解决方案 启动一个硬件开发项目，原始的推动力会来自于很多方面，比如市场的需要，基于整个系统架构的需要，应用软件部门的功能实现需要，提高系统某方面能力的需要等等，所以作为一个硬件系统的设计者 比如 A 项目中的网络处理器需要 1.25V 作为核心电压，要求精度在＋5%- －3% 之间，电流需要 12A 左右，根据这些要求，设计中采用 5V 的电源输入，利用 Linear 的开关电源控制器和 # 5. 一个好的硬件工程师实际上就是一个项目经理，他 / 她需要从外界交流获取对自己设计的需求，然后汇总，分析成具体的硬件实现。 所以细心和认真的检查，负责任的测试，不懈的学习和积累，才能使得一个硬件设计人员持续不断的进步，而后术业有所小成。
55210编辑于 2023-04-07 【驱动设计的硬件基础】SPI
简单的硬件结构：通常只需少数几根信号线，降低了硬件设计的复杂度和成本。 全双工通信：允许主机与从机同时进行数据的发送和接收。 二、SPI 的硬件长啥样？ 四、硬件设计避坑指南：这些细节容易翻船 理论学得再溜，实际搭电路时也可能踩坑。咱们总结了 SPI 硬件设计中最容易出错的几个点，帮你少走弯路。 4.1 多从机连接：独立片选 vs 菊花链，怎么选？ 如果接 5 个从机，主机需要 5 个 IO 口控制 SS，对于 IO 紧张的单片机（比如 STM8）不太友好。 菊花链（所有从机共享 SS 线）： 优点：省 IO！ 理解它的硬件时序、掌握设计技巧，能帮你在调试时快速定位问题（比如时序不匹配、信号干扰），少掉几根头发。
43511编辑于 2026-01-21- 来自专栏Linux知识
工作总结（硬件设计相关）
5.使用插头插到板子上的，要注意插头的间距，Pin脚数，方向 板子上的插座方向也要对应 6.继电器有3V，5V，12V等规格的，而且继电器的驱动电流很大，一般单片机IO口 无法直接驱动，需要加三极管驱动 将上图中的5V换成3V、12V即可驱动不同的继电器，但是需要注意Q1三极管的耐压值和R3的阻值，还有 D1续流二极管也必不可少 。
19700编辑于 2025-02-19 【驱动设计的硬件基础】串口
今天聊聊这个驱动设计中最基础却又无比重要的硬件模块 —— 串口。 这种 "小而精" 的设计，让它在工业控制、嵌入式开发里混得风生水起。 它的特点： 电平是 TTL（3.3V 或 5V），只能和同电平的设备直接连（比如两个单片机）； 数据格式能自定义：波特率（9600/115200 等）、数据位（5-8 位）、停止位（1/2 位）、校验位 （奇 / 偶 / 无）； 硬件简单：只需要 TX（发）、RX（收）、GND（地）三根线。 串口家族关系图: 三、串口硬件大拆解：麻雀虽小五脏全 别看串口线就几根，背后的硬件设计可讲究了。咱们以最常见的 "单片机 + USB 转串口模块" 为例，拆开看看里面有啥宝贝。
49510编辑于 2026-01-21【驱动设计的硬件基础】USB
四、硬件设计的 "坑" 与 "招"：从图纸到能用 要做一个稳定的 USB 设备（比如自己设计个 U 盘），硬件工程师得搞定这几个关键问题： 4.1 电源：别让设备 "饿肚子" USB 设备有两种供电方式 所以 PCB 设计时要： 等长布线：D + 和 D - 的长度差不能超过 0.5mm（USB2.0），高速线（USB3.0）要更严格。 5.2 硬件要 "听指挥" 驱动 驱动发命令，硬件得 "照做"： 比如你点 "复制文件"，驱动会发 OUT 令牌让 U 盘准备接收数据，硬件收到后要清空缓冲区，准备存数据。 但要注意层级限制：从根集线器开始，最多只能接 5 层（比如根→Hub1→Hub2→Hub3→Hub4→设备）。超过 5 层的话，信号会衰减得太厉害，设备可能连不上。 无论是工程师设计设备，还是我们普通用户使用，都只需要关注 "插进去能用"—— 这就是标准化的魅力。
37810编辑于 2026-01-21- 来自专栏云深之无迹
ESP32硬件设计指南
现在主要是两个版本的ESP，此时展示是S2 这个是最普遍的版本 《ESP32硬件设计指南》主要提供了在使用ESP32系列产品进行电路设计和PCB布局时需注意的事项。 files/documentation/esp32_datasheet_cn.pdf 我们这里主要是解读这个芯片，看这个ESP32就好 看我重点画出来的区域就好 重点就看维持到40MHz 看一眼丰富的硬件资源
1.2K20发布于 2020-11-19 - 来自专栏Lauren的FPGA
用硬件思维描述HLS设计
HDL(Hardware Description Language)描述的是硬件电路，一旦上电，所有电路单元并行工作，HDL的并行特性正体现了硬件电路的这一特征。 所谓静态是指我们在使用C/C++描述算法时，只需关注算法本身，而使用HDL描述算法时，我们要关注的是如何将算法映射为硬件电路，关注每个时钟周期电路应实现的行为。 除了这些对应关系，Vitis HLS还对原本的C/C++进行了改进，以更友好地匹配硬件需求。 绑定解决的是完成这些事需要什么资源，进一步而言就是这些确定操作需要消耗的硬件资源。状态提前则是从C/C++代码中提取出状态机，控制子函数/子操作的执行顺序。 使用HLS对C/C++的要求并不高：不需要设计者掌握C++的高级用法，比如类，但却要求设计者具备基本的硬件知识，明白两者的对应关系，理解HLS的工作原理，这样才能写出适配HLS的高效C/C++代码，再应用合适的
1.2K11编辑于 2022-12-21 - 来自专栏TopSemic嵌入式
MicroPython 玩转硬件系列5：WIFI实验
while True: data,addr=s.recvfrom(1024) print('received:',data,'from',addr) s.sendto(data,addr) 5.
1.2K20发布于 2021-05-31 - 来自专栏石开之旅
硬件笔记（8）----USB学习笔记5
如果某个设计满足指定 USB 设备类别的要求，则该 USB 设备必须具备的其他描述符信息都将包含在设备描述符结构中。附录 A 包含一个 PSoC USB 的全功能设备描述符的示例。 表 5 显示的是设备描述符的结构。 如果 USB 设备支持远程唤醒，则位 5 将被设置为 1。如果不支持远程唤醒，则位 5 将被设置为 0。 bMaxPower 定义了设备全速运行时通过总线消耗的最大功耗，以 2 mA 为单位。 更多有关报告描述符的信息，请参考 AN57473 — PSoC®3 和 PSoC 5LP 的 USB HID 初级应用笔记以及 AN58726 — PSoC®3 和 PSoC 5LP 的 USB HID 例如，某个设计中存在两种配置：一种适用于自供电的设备，另一种适用于由总线供电的设备。这时，用于自供电设备的USB 的总体性能会与使用于总线供电设备的不一样。
2.1K20发布于 2019-07-02 - 来自专栏硬件分享
蓝牙音箱硬件设计分享
5. 建议过控:数钻孔0.2mm，过孔盘为0.4mm；BGA内，激光孔小于0.1mm，过孔盘0.27mm，BAG内焊盘0.27mm。 6. 建议铺铜线宽：0.02mm。 7. 建议进行结构设计时，耳机、扬声器、mic加消音海绵，减少噪声。 15. 天线的信号频率大于400MHZ以上容易受到衰减，因此天线与附近的地的距离至少要大于三倍的线宽。 16.
81230编辑于 2022-11-18 - 来自专栏嵌入式与Linux那些事
UWB硬件设计相关内容
限流电阻 VREF引脚一般接%1的电阻 3.PCB设计 ? ? ? 4层板建议的射频走线宽度如上所示。 需要UWB相关软件源码，硬件PCB等资料的，可以加我QQ拉你进群，群文件免费获取。
90220发布于 2021-05-20 【驱动设计的硬件基础】I²C
一、I²C 的 “物理身份证”：两根线走天下 I²C 的硬件设计贯彻了 “极简主义”—— 只需要两根线： SCL（Serial Clock Line，时钟线）：负责 “打拍子”，由主机（Master）掌控节奏 这背后是 I²C 最核心的硬件设计 ——开漏输出（Open Drain）。 1.2 硬件连接的 “潜规则” I²C 的硬件连接看似简单，实则有很多 “隐藏规则”，不注意就会踩坑： ①多设备并联：地址是唯一 “身份证” 所有 I²C 设备的 SCL 和 SDA 必须并联，但每个设备必须有唯一的 1”，就能正确接收； 低电压设备（3.3V）接收 5V 信号时，必须确保 IO 口耐 5V（如 STM32 的部分 GPIO 支持），否则需要加电平转换芯片（如 PCA9306）。 这背后的原因，是它用极简的硬件设计（两根线）实现了复杂的功能（多主通信、设备寻址、错误校验）。 当然，I²C 也有局限（如速率不如 SPI，抗干扰能力一般），但在 “小而美” 的场景里，它依然是首选。
34010编辑于 2026-01-21【驱动设计的硬件基础】I²S
简单说，I²S 就是专门为传输音频数据设计的接口，相比 SPI 或 UART，它有三大优势： 实时性强：专用时钟信号确保数据同步，不会像 SPI 那样需要软件控制时序 结构简单：几根线就能传输多声道音频 数字混音台： 多个 I²S 通道同时传输不同音轨 主时钟同步所有通道，避免相位差 支持动态调整采样率和位深 汽车音响： 车载主机通过 I²S 连接多个车门扬声器 支持数字音效处理（如均衡器、环绕声） 抗干扰设计适应车载电磁环境 四、调试实战：常见问题与解决方法 4.1 没有声音：从硬件到软件排查 第一步：查硬件连接 用万用表测各引脚电压：BCLK/LRCK 应有方波，SDATA 有数据跳变 示波器看时钟信号：频率是否正确（如 确认帧格式正确 检查左右声道是否接反：LRCK 切换时数据是否对应正确声道 确认位深匹配：16 位数据不要当 24 位处理 4.2 声音失真：信号质量问题 可能原因： 时钟抖动：BCLK 波形不好，上升沿过缓（>5ns ） 阻抗不匹配：时钟线未接终端电阻，导致信号反射 电源纹波：VDD 波动超过 ±5%，影响 Codec 工作 布线串扰：I²S 线靠近强干扰源（如 SPI Flash） 解决方法： 时钟线并联 33Ω
37210编辑于 2026-01-21- 来自专栏云深之无迹
ESP32开源示波器.硬件设计
昨天写了一个综述ESP32开源示波器.综述，今天补个硬件设计： Type-C的接口注意是5.1K的识别电阻 我找了一个电子开关最形象的元件 3012 可以使用低失调电压的OPA703来生成负电压 这种配置被设计用于0.2 mVpp和4Vpp之间的正弦输入信号，频率高达50 kHz。 R5 和R7 是等值的，但是我找遍各种电路还是算出来就是个缓冲器。 我一会儿仿真一下为啥有个电容 运放是江苏润石的精密运放，除了低失调电压以外，就是CMOS的轨道轨了，上面这个就是设计了一个差分，然后另外一个是参考。 本设计使用RS855X，因为它具有低偏置电压和轨对轨输入和输出。 Layout实列 简单的分析电路，下篇文章会在里面总结设计，而后就是喜闻乐见的软件设计了。
89510编辑于 2024-08-20 - 来自专栏工程师看海
怎么成为硬件电路设计高手？
成为硬件电路设计高手不仅意味着拥有稳定的职业前景，更意味着能够参与和创造未来科技的核心。本文将介绍一条通往硬件电路设计高手之路的指南，帮助各位同学掌握必要的知识和技能。 I. 学习电路设计工具与软件 掌握专业的电路设计工具与软件对于提高效率和精确度至关重要。电路仿真软件是硬件设计师的得力助手，能够帮助大家在计算机上模拟和验证电路的性能。 锻炼问题解决与创新能力 在硬件电路设计的过程中，难免会遇到各种问题和挑战。作为一名优秀的设计师，需要勇于面对问题，并寻找解决方案。 在成为硬件电路设计高手的过程中，持续的学习和实践是不可或缺的。 每一步的努力和进步，都将更接近成为硬件电路设计高手的目标。
76610编辑于 2023-08-09 - 来自专栏OpenFPGA
组合逻辑硬件建模设计（二）算术电路
组合逻辑硬件建模设计（二）算术电路 加法和减法等算术运算在处理器逻辑的设计中起着重要作用。任何处理器的算术逻辑单元（ALU）都可以设计为执行加法、减法、增量、减量运算。 算法设计由RTL Verilog代码描述，以实现最佳区域和较少关键路径。本节用等效的Verilog RTL描述描述执行算术运算的重要逻辑块。 四位全加器 许多实际设计使用多位加法器和减法器。使用基本元件作为全加器执行加法运算是经过工业实践验证的最佳方式。例如，如果设计人员需要实现四位加法器的设计逻辑，则需要四个全加器。 代码转换器 本节介绍设计中常用的代码转换器。正如名称本身所示，代码转换器用于将代码从一个数字系统转换为另一个数字系统。 Verilog支持四值逻辑，它们是逻辑“0”、逻辑“1”、未知“x”、高阻抗“z” 在设计中减少加法器的使用。加法器可以使用多路复用器实现。
1.6K20编辑于 2022-03-11 - 来自专栏OpenFPGA
组合逻辑硬件建模设计（一）逻辑门
组合逻辑硬件建模设计（一）逻辑门 一个高效的RTL工程是在最佳设计约束下工作，并使用最少数量的逻辑门。 设计者的目标是使用最少数量的逻辑门或逻辑单元来实现逻辑。 设计师的思维过程应该是这样的： 设计应具有较小面积密度的最佳性能。面积最小化技术在组合逻辑或函数的设计中具有重要作用。在目前的情况下，使用硬件描述语言Verilog描述设计功能越来越复杂。 在描述设计功能时注意：确保灵敏度列表中列出了所有输入端口。 实现2输入XNOR门至少需要5个2输入NAND门。
1.3K30编辑于 2022-03-11 【驱动设计的硬件基础】CPLD和FPGA
它们既能像 ASIC（专用集成电路）一样实现硬件加速，又能通过软件编程快速迭代功能，完美平衡了灵活性与性能。对于驱动设计而言，这两种器件是构建高速接口、实时控制和算法加速的核心硬件基础。 设计方法： 门控时钟、多电压域、DVFS（动态电压频率缩放）降低动态功耗。 硬件 / 软件协同优化（如 HLS 高层次综合）减少资源浪费，提升能效。 高性能：Intel MAX V（5M570ZT100I5N，约 10）、国产 AG1280（约 5）。 开源生态：RISC-V 架构与 FPGA 结合，降低开发门槛，推动硬件设计民主化（如 SiFive+Xilinx 合作项目）。 在驱动设计中，根据具体需求选择合适的器件，结合高效的开发流程和前沿技术，定能打造出高性能、高可靠性的硬件系统。
70010编辑于 2026-01-21【驱动设计的硬件基础】SD和SDIO
） 控制组 2 CMD 双向 命令通道（主机发命令，卡回响应，类似快递单的收发） 1 CD/DAT3 双向 SD 模式：卡检测（是否插入）；SPI 模式：数据位 3 数据组 5 根据类别代码（比如 0x02 是网络类）加载对应功能驱动（如 wlan 驱动） 5. 通过 BAR 寄存器映射的内存地址，直接操作设备寄存器（比如设置 Wi-Fi 工作频段） 四、硬件设计避坑：这几根线最容易出问题 4.1 时钟线（CLK）：速度越快越要小心 低速启动：初始化阶段必须用 raspi-config 命令就能配置，底层驱动开源，适合新手调试 STM32CubeIDE：STM32F4 系列集成 SDIO 控制器，例程里有完整的初始化代码，跟着写能快速上手外设驱动开发 六、常见问题排查：硬件问题比软件更 设备端：是否设置了中断使能寄存器（比如 Wi-Fi 模块的 INT_EN 位） 主机端：配置空间的命令寄存器（0x0C）是否开启了中断接收（bit 1 设为 1） 最后用一张对比表快速区分两者，以后设计电路或调驱动时一目了然
63611编辑于 2026-01-21- 来自专栏FPGA技术江湖
原来ZYNQ的硬件设计如此简单！
哈喽，大家好，去年5月份曾经发表过一篇关于ZYNQ核心板介绍的文章（ZYNQ核心板用户手册），当时该板卡存在有一些设计错误，后面博主针对这些设计错误进行了更正，重新优化了一版新的设计，其中比较大的改动为更换了板卡的核心芯片 通过这篇文章，大家也能更好的学习如何从零设计一款自己的ZYNQ板卡 ，看完这篇详细介绍，大家肯定会惊叹于原来ZYNQ的硬件设计如此简单！ DDR3 的硬件设计需要严格考虑信号完整性，在电路设计和 PCB 设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制， 保证 DDR3 的高速稳定的工作。 LED灯的电路设计如下: LED的 引脚分配 ： 信号名称 ZYNQ 引脚号 ZYNQ IO 电平 备注 PL_LED0 V5 1.8V 单色LED0 PL_LED1 T9 1.8V 单色LED1 PL_LED_R0 1.8V RGB_LED1的红色控制 PL_LED_G1 V7 1.8V RGB_LED1的绿色控制 PL_LED_B1 U5 1.8V RGB_LED1的蓝色控制 7.2 按键 板卡设计有 2 个
1.3K00编辑于 2025-03-17
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