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2基本放大电路_基本放大电路详解
怎样构建基本放大电路 一、目标：小功率信号→大功率 二、条件：1、元件 2、电源 三、技术路线 1、三极管→放大状态 2、小信号→iB(UBE) 3、合理的输出（构建的思路去设计：不加Rb，发射结烧掉 放大电路 1、直接耦合共射放大电路 注：将VBB用VCC取代，输入输出回路共用一套电源，Rb1是为了让VCC不从uI端口走，以便在基极根据叠加定理产生交直流信号 2、阻容耦合 注：输入回路从VCC 电容→短路 2.3.2 图解法 输入回路 输出回路同理 放大倍数=△uCE/△uI 2.3.3 等效电路法 一、直流通路 1、Q点 2、rbe=rb’b+(1+β)UT/IEQ 二、交流通路 1、作出交流通路 2、将三极管变成rbe和受控源 2.3.4 h参数等效模型 （不应该记得太详细，把关键枝节点记下，展开部分应该记在自己脑子里，否则记完不想再看第二遍） 简化h参数等效模型即微变等效电路 动态 （1）交流通路 在交流通路下，才能用h参数等效、才有rbe，即rbe和VCC不能同时出现 rbe上只能标ib （2）h参数等效 2.4 放大电路Q点的稳定 2.4.1 必要性 一、对Q点有影响
4.3K20编辑于 2022-09-20 - 来自专栏数字芯片
FPGA中的亚稳态
怎么降低亚稳态发生的概率成了FPGA设计需要重视的一个注意事项。 2. 图3.3 异步复位时序 2.2.2 同步复位电路的亚稳态 在复位电路中，由于复位信号是异步的，因此，有些设计采用同步复位电路进行复位，并且绝大多数资料对于同步复位电路都认为不会发生亚稳态，其实不然 ，同步电路也会发生亚稳态，只是几率小于异步复位电路。 ，亚稳态概率就会减小； （2） 采用工艺更好的FPGA，也就是Tsu和Th时间较小的FPGA器件； 2.3.2 亚稳态的串扰概率 使用异步信号进行使用的时候，好的设计都会对异步信号进行同步处理 应用分析 有亚稳态产生，我们就要对亚稳态进行消除，常用对亚稳态消除有三种方式： （1） 对异步信号进行同步处理； （2） 采用FIFO对跨时钟域数据通信进行缓冲设计； （3） 对复位电路采用异步复位、同步释放方式处理
2K11发布于 2020-07-20 - 来自专栏云深之无迹
信号调理电路大赏.2
信号调理电路大赏 最近又有不少好玩的东西~今天晚上写写看 这个是榜样，Neno 上面的样子 这个是国内一个厂家做的蓝牙眼镜 哈哈哈哈，这个眼镜就是BLE+OP，太简单啦 Nsiway纳芯威NS4150B https://mp.weixin.qq.com/s/vToyxvnp2QLGtrucG5olgw
26210编辑于 2024-08-21 - 来自专栏瓜大三哥
如何理解FPGA的亚稳态
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73020发布于 2020-08-07 - 来自专栏FPGA技术江湖
今日说“法”：让FPGA设计中的亚稳态“无处可逃”
2、亚稳态发生场合 只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。 2、复位电路的亚稳态 2.1、异步复位电路 在复位电路设计中，复位信号基本都是异步的，常用异步复位电路Verilog描述如下： always @(posedge clk or negedge rst_n 2.2、同步复位电路的亚稳态 在复位电路中，由于复位信号是异步的，因此，有些设计采用同步复位电路进行复位，并且绝大多数资料对于同步复位电路都认为不会发生亚稳态，其实不然，同步电路也会发生亚稳态，只是几率小于异步复位电路 所以在异步信号采集过程中，要想减少亚稳态发生的概率： （1） 降低系统工作时钟，增大系统周期，亚稳态概率就会减小； （2） 采用工艺更好的FPGA，也就是Tsu和Th时间较小的FPGA器件。 应用分析 有亚稳态产生，我们就要对亚稳态进行消除，常用对亚稳态消除有三种方式： （1） 对异步信号进行同步处理； （2） 采用FIFO对跨时钟域数据通信进行缓冲设计； （3） 对复位电路采用异步复位、同步释放方式处理
66710发布于 2020-12-30 - 来自专栏FPGA技术江湖
今日说“法”：让FPGA设计中的亚稳态“无处可逃”
2、亚稳态发生场合 只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。 2、复位电路的亚稳态 2.1、异步复位电路 在复位电路设计中，复位信号基本都是异步的，常用异步复位电路Verilog描述如下： always @(posedge clk or negedge rst_n 2.2、同步复位电路的亚稳态 在复位电路中，由于复位信号是异步的，因此，有些设计采用同步复位电路进行复位，并且绝大多数资料对于同步复位电路都认为不会发生亚稳态，其实不然，同步电路也会发生亚稳态，只是几率小于异步复位电路 所以在异步信号采集过程中，要想减少亚稳态发生的概率： （1） 降低系统工作时钟，增大系统周期，亚稳态概率就会减小； （2） 采用工艺更好的FPGA，也就是Tsu和Th时间较小的FPGA器件。 应用分析 有亚稳态产生，我们就要对亚稳态进行消除，常用对亚稳态消除有三种方式： （1） 对异步信号进行同步处理； （2） 采用FIFO对跨时钟域数据通信进行缓冲设计； （3） 对复位电路采用异步复位、同步释放方式处理
86120发布于 2021-04-16 - 来自专栏FPGA技术江湖
在FPGA中，同步信号、异步信号和亚稳态的理解
在异步电路中，被clk1驱动的寄存器和组合逻辑电路构成时钟域clk1的电路，被clk2驱动的寄存器和组合逻辑电路构成时钟域clk2的电路。信号从clk1的时钟域到clk2的时钟域，被称为跨时钟域。 只有最后一级寄存器可以给其他的电路使用。 对于第一点和第二点，不再解释。下面解释一下第三点。 ? D3信号为clk2时钟域的异步信号，那么D4信号就有可能出现亚稳态。 假设D4信号出现亚稳态后，恢复至稳态的时间为T1，组合逻辑2的延迟为T2，那么D5信号得到稳态的时间为T1+T2。如果没有组合逻辑2时，D5信号得到稳态的时间为T1。 如果clk2的周期大于T1+T2，那么有无组合逻辑2，将不受影响；如果clk2的周期大于T1且小于T1+T2，那么有组合逻辑2，就会造成亚稳态的传播。如果clk2的周期小于T1，也会亚稳态的传播。 T2< T1。 再多级的寄存器，也无法避免亚稳态，只是级数越多，最后一级输出亚稳态的几率将会越低。 在实际电路中，一般采用两级或者三级即可。 ? - End -
1.4K20发布于 2020-12-30 - 来自专栏数字IC小站
同步时钟域是否会有亚稳态？
2.为什么会出现亚稳态？ 亚稳态的出现归根到底就是因为建立时间和保持时间不满足要求。 建立时间：时钟沿到来之前数据所要保持稳定的时间。 保持时间：时钟沿到来之后数据所要保持稳定的时间。 同步时钟域下的亚稳态小栗子1-异步复位 在数字电路中，常常采用的DFF是异步复位同步释放的电路，这样的电路和同步复位电路之间的区别在此也不再多讲。 原因在于EDA在STA时会做reg2reg的timing收敛，但是注意，STA能够做的是分析从DFF的Tclk2q 再加上组合逻辑延迟是不是满足reg2reg的setup/hold timing。 2.保证reset sequence，保证后面的reset不晚于前序reset复位。 同步时钟域下的亚稳态小栗子2-可变延迟链 电路中存在延迟链，特别是可编程的延迟链时，是很容易发生亚稳态问题的，如下图所示。 这种电路在进行STA分析的时候，一般会采取两种方式。
1.6K30编辑于 2022-08-26 - 来自专栏FPGA技术江湖
FPGA零基础学习：在FPGA中，同步信号、异步信号和亚稳态的理解
在异步电路中，被clk1驱动的寄存器和组合逻辑电路构成时钟域clk1的电路，被clk2驱动的寄存器和组合逻辑电路构成时钟域clk2的电路。信号从clk1的时钟域到clk2的时钟域，被称为跨时钟域。 只有最后一级寄存器可以给其他的电路使用。 对于第一点和第二点，不再解释。下面解释一下第三点。 D3信号为clk2时钟域的异步信号，那么D4信号就有可能出现亚稳态。 假设D4信号出现亚稳态后，恢复至稳态的时间为T1，组合逻辑2的延迟为T2，那么D5信号得到稳态的时间为T1+T2。如果没有组合逻辑2时，D5信号得到稳态的时间为T1。 如果clk2的周期大于T1+T2，那么有无组合逻辑2，将不受影响；如果clk2的周期大于T1且小于T1+T2，那么有组合逻辑2，就会造成亚稳态的传播。如果clk2的周期小于T1，也会亚稳态的传播。 T2< T1。 再多级的寄存器，也无法避免亚稳态，只是级数越多，最后一级输出亚稳态的几率将会越低。 在实际电路中，一般采用两级或者三级即可。
1.3K20发布于 2021-03-15 - 来自专栏摸鱼范式
【日更计划123】数字IC基础题
[342] 什么是亚稳态？亚稳态是如何产生的？它有什么影响？ 亚稳态是一种电路状态，在电路正常工作所需的时间内，电路无法稳定在的“ 0”或“ 1”逻辑电平的状态。通常在建立时间和保持时间违例时发生。 对于跨时钟域时可能出现的亚稳态，还可以使用包括握手机制、异步FIFO等方法。对于同步电路中，要进行合理的设计与设计约束，避免建立时间和保持时间违例。 [344] 同步器的构成是怎样的？ 以下是一个同步器电路的例子。这是一个两个触发器同步器，第一个触发器等待一个时钟周期，使输入端的亚稳态稳定下来/逐渐消失，然后第二个触发器在输出端提供稳定的信号。 ? 值得注意的是，在信号输入第二级时，第一触发器的输出仍然可能不稳定（并导致第二级输出信号变为亚稳态）。在这种情况下，我们可以使用三个触发器同步器电路。 但是，通常两个触发器同步器电路足以消除亚稳态，使用三个触发器的情况比较少。 [345] 什么是时钟门控？ 时钟门控是一种低功耗技术，通过关闭了设计中某些部分的时钟达到降低功耗的目的。
56310发布于 2021-07-16 - 来自专栏数字芯片
同步与异步电路信号交互的问题
1.同步电路设计 2.全异步电路设计 3.异步信号与同步电路交互的问题及其解决方法 4.SoC设计中的时钟规划策略 1.同步电路设计 同步电路，即电路中的所有受时钟控制的单元，如触发器（ 同步电路设计的缺点 时钟偏斜（Clock Skew） 时钟树综合，需要加入大量的延迟单元，使得电路的面积和功耗大大增加 时钟抖动（Clock Jitter） 时钟偏斜 2.全异步电路设计 异步电路设计的缺点 设计复杂 缺少相应的EDA工具的支持 在大规模集成电路设计中应避免采用异步电路设计 3.异步信号与同步电路交互的问题及其解决方法 3.1亚稳态现象 亚稳态示意图 亚稳态信号的传播 亚稳态问题的解决及其RTL实现 亚稳态现象的解决方法 module synchronizer ( bclk, //目的时钟， 而因为读/写指针属于不同的时钟域，两者显然不能直接连到比较器的两端来产生空信号，否则会造成读FIFO的目的时钟域的电路碰到亚稳态现象.
1.4K21编辑于 2022-12-18 - 来自专栏全栈程序员必看
I2C电平转换电路_双向电平转换电路工作原理
本文分享下I2C双向电平转换电路的设计原理，以及需要注意的事项。 在I2C主从设备对接时，需要考虑主从设备的电平情况，常规的主要有3种：5V，3.3V，1.8V。 如上图，此图来源于I2C官方协议，协议标准文件里面已对此作了一些说明。扫描下方二维码，回复“I2C”，可以获取I2C协议的英文版源文件和中文版本。 —当左边需要发送数据1到右边时，即SDA1/SCL1为高电平3.3V，MOS管的Vgs=0，不导通，右边因为上拉电阻的存在，SDA2/SCL2电平保持为5V。即可看作左边正常将数据1发送到右边。 由上可知，不论I2C的主设备（Master）接在上面电路的左边（低压电源）还是右边（高压电压），都是能够正常通信的。 以上是电路的工作说明，实际应用中，有以下两点需要注意： 注意事项： –MOS管的接入方法—MOS管的S极要接到低电源那边，不能接反。 –MOS管的选型—MOS管的导通电压需要注意。
3.7K30编辑于 2022-09-22 - 来自专栏网络交换FPGA
带有同步器的NoC结构是解决FPGA高速时序收敛的关键原因吗？
NoC中的每一行或每一列都实现为两个工作在2 Ghz的256位单向AXI通道，同时在每个方向上提供512 Gbps数据流量。 作者提出了上图中双采样的比较电路，可通过调整Rx_clk和Rx_clkd中间的相位差Wi，分成了五种情况来说明是否出现了亚稳态的情况。进而对如何控制亚稳态的出现进行评估和分析。 降低电路中出现亚稳态出现的概率，就相当于是增大TTM的值。 为了增大TTM的值，可以考虑采样时钟上升沿与被采样数据翻转沿的相位偏差，根据这个偏差可以将电路出现亚稳态的概率分类为Class-A和Class-B，还得到一个这两种状态下相位偏差的阈值。 从而降低了电路出现亚稳态的风险。 把MEDAC同步器单元应用于异步FIFO中。 再把该异步FIFO应用于一款四个Router的NOC芯片中。
1.3K20发布于 2020-06-19 - 来自专栏数字芯片
IC设计基础 | 数字IC设计经典笔试题
2.同步电路和异步电路的区别 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 6.什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。 BA’+B’A 利用4选1实现F(x,y,z)=xz+yz' F(x,y,z)=xyz+xy’z+xyz'+x’yz’=x’y’0+x’yz’+xy’z+xy1 Y=A’B’D0+A’BD1+AB’D2+ ABD3 所以D0=0，D1=z’，D2=z，D3=1 22.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？ 24.如何防止亚稳态？ 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
2.1K20编辑于 2022-09-19 - 来自专栏数字IC小站
【004】数字IC笔面试常见题
本期题目 异步复位同步释放怎么做；请画图和写代码解释； 奇数分频；偶数分频； 小数分频； 上期答案 【003】数字IC笔面试常见题 同步电路的意思就是来自同一个时钟，宽松的定义是来自同一个时钟源的不同时钟 当不是来自同一个时钟源时，只要周期有倍数关系并且相互之间的相位关系是固定的就可以算是同步电路。 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 亚稳态的危害：传输错误的逻辑信号，并且会向下传播，造成cmos静态功耗，甚至引起损坏。 C1和C2代表寄存器技术相关常数，tMET 代表亚稳态的稳定时间。 C2是器件相关的常数，器件的建立时间和保持时间越小，C2越小，MTBF就越大。所以可以通过选择更快的触发器，来减少亚稳态发生的概率。 b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
61010编辑于 2022-08-26 - 来自专栏数字芯片
数字IC设计经典笔试题之【IC设计基础】
2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。 对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同 ABD3 所以D0=0，D1=z’，D2=z，D3=1 22：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？ 24：如何防止亚稳态？ 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
1.8K10发布于 2020-07-20 - 来自专栏数字芯片
一道简单的笔试题_亚稳态
亚稳态： 亚稳态是由于违背了触发器的建立时间和保持时间而产生的； 同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态； 异步设计中，由于数据和时钟的关系不是固定的，因此会出现违反建立时间和保持时间的现象 组合延迟使得触发器的数据输入在亚稳态窗口内发生变化； 避免亚稳态措施： 1. 确保时钟周期足够长； 2. 使用同步器（多级同步器、时钟倍频电路的多级同步器） 3. 采用响应更快的触发器（缩短亚稳态窗口Tw，与工艺有关，受硬件制约） 4. 使用亚稳态硬化触发器（专为高带宽设计并减少为时钟域输入电路而优化的采样时间） 5. 使用级联触发器 6. 减少采样速率 7. 避免使用dV/dt低的输入信号 8. 采用握手进行交互 对解决亚稳态问题有效果的方法是 A 用反应更快速的DFF B 改善时钟质量， 用边沿变化快速的时钟信号 C 降低时钟频率 D 引入同步机制， 如加两级触发器 解析： 根据以上可知，这四个选项都对解决亚稳态问题有效果
1.6K31发布于 2020-07-20 - 来自专栏陌上风骑驴看IC
Clock Domain Crossing, 跨时钟域检查
如果规避亚稳态？ ---- 数字电路是个1，0分明的世界，除此之外的状态都不是稳定状态，被称为亚稳态，亚稳态会导致电路功能失效，本来期待一个1结果来了一个0，功能失效，只能姐妹六九天长地久了。 同步电路通过setup 跟hold 来规避亚稳态。 但是对于异步电路而言，因为时钟相位不固定，无法保证来的一定是0或1，所以无法用静态时序分析的办法来规避亚稳态，办法总比问题多，聪明的工程师们拍着地中海造出了同步电路，虽然不能彻底规避亚稳态，但是只要使其发生的概率逼近于无限小 在数字电路中用MTBF 来衡量亚稳态造成故障的风险，可能每家公司用于计算MTBF 的公式都不同，下面是网上找到的两个，看上去比较科学，根据MTBF 可以计算出在故障率可接受的范围内同步器所需要的寄存器级数 握手同步电路：如下图所示，是一个典型的握手同步电路，握手同步电路通过请求信号跟应答信号进行数据交流，当有数据需要传输时，源时钟域发出请求信号，同时发出数据，目标时钟域收到请求信号后将数据锁存，同时返回应答信号
5.1K40发布于 2020-10-29 - 来自专栏开源FPGA
时序逻辑电路基础
题目：什么是亚稳态，产生的原因，如何消除？ 亚稳态：是指触发器无法在某个规定时间段内达到一个确定的状态。 原因：由于触发器的Tsu和Th不满足，当触发器进入亚稳态，使得无法预测该单元的输出，这种不稳定是会沿信号通道的各个触发器级联传播。 消除：两级或多级寄存器同步。 理论上亚稳态不能完全消除，只能降低，一般采用两级触发器同步就可以大大降低亚稳态发生的概率，再加多级触发器改善不大。 ? ? 异步逻辑是各时钟之间没有固定的因果关系 同步电路和异步电路区别 同步电路有统一的时钟源，经过PLL分频后的时钟驱动的模块，因为是一个统一的时钟源驱动，所以还是同步电路。异步电路没有统一的时钟源。 题目：谈谈对Retiming技术的理解 Retiming就是重新调整时序，例如电路中遇到复杂的组合逻辑，延迟过大，电路时序不满足，这个时候采用流水线技术，在组合逻辑中插入寄存器加流水线，进行操作，面积换速度思想
1.4K20发布于 2018-10-22 - 来自专栏数字IC经典电路设计
边沿检测（上升沿检测、下降沿检测、双边沿检测|verilog代码|Testbench|RTL电路图|仿真结果）
数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。 ②降低亚稳态往后级传输的概率：如果输入信号相对 clk时钟信号属于不稳定信号，则延迟输出信号相对 clk时钟信号属于相对稳定信号，从而有效地降低了亚稳态往后级传输的概率。 上文给出的电路似乎很简单地实现了边沿检测的功能，但是仔细分析就可以发现这种方法存在一个潜在的风险：当待测信号是一个异步信号时，输出可能是亚稳态。 例如，信号的变化刚好发生在clk时钟信号的建立时间和保持时间之内，那么第一级寄存器的输出就会进入亚稳态，从而使得整个电路的输出进入亚稳态，进而影响下一级电路的正常工作，甚至导致整个系统崩溃！ 答案是增加寄存器的数目来减小亚稳态的发生概率。例如，增加多级寄存器可以几乎消除亚稳态带来的影响（亚稳态还是存在不过概率极小）。
9.5K51编辑于 2023-05-24
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