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  • 来自专栏生信学习111

    单细胞5时序分析

    1 拟时序分析时序分析是为了探索自己感兴趣的几种细胞之间的发育关系,一般不是用全部类型的细胞来做的。 实在不行问问ai,回答可详细1.1 单样本拟时序分析#rm(list = ls()) #单样本library(Seurat)library(monocle)library(dplyr)load("sce.Rdata celltype是细胞类型注释,用以下代码添加> scRNA$celltype = Idents(scRNA) #做拟时序分析通常不是拿全部的细胞,而是拿感兴趣的一部分。用subset提取子集即可。 在做拟时序分析的时候,因为是采用差异基因进行排序的,所以要求是两类细胞或者两类以上(要选择的细胞亲缘关系要近一点,有分化的可能性,完全不挨着的细胞不太行)。 大致分析一下Tcells是成熟细胞了,NK细胞会发育成为两种状态1.4.2 经典的拟时序分析展示了一些基因是如何随着时间轨迹的变化而变化的,体现变化过程,选择q值小的(是不是忘了为啥,q值是错误值相当于

    80510编辑于 2024-06-26
  • 来自专栏科学最Top

    时序分析|01时序数据分析和处理技能入门

    我期望通过记录自己的学习过程,包括:时序论文阅读分享、时序数据分析技巧,能让所看、所做的工作有所积淀。当然,如果我的笔记能帮助到后来者则是更好的。 数据集导入 今天记录的是时序数据可视化和基本分析的入门篇,数据来源Kaggle竞赛(G-Research Crypto forecasting competition),包含train,supplemental_train 数据集包含数百万行自2018年以来的真实市场数据,不过今天我们不做建模,只进行数据基本分析和可视化。 数据预处理 像这类时序数据,有缺失值是常见的,接下来我们以以太坊ETH为例,查看缺失值并进行填补处理。可以看到以太坊货币对的Target特征行数少于其他特征,表明有缺失值。 eth.isna().sum() 继续进行分析,我们把时间戳转换为正常时间格式,并查看数据的时间横跨范围。

    77110编辑于 2024-09-18
  • 来自专栏生物信息学、python、R、linux

    单细胞数据时序分析-destiny

    单细胞数据分析常用到建立trajectory和pseudoTime,拟时序分析可以用 Diffusion( Destiny R package) #Diffusion PseudoTime Analysis image.png detiny的数据输入格式为Biobase包建立的ExpressionSet格式的文件,如果我们的数据是表达矩阵,则数据需要转化成这个格式,如seurat包里面的数据Seurat.object

    4.2K20发布于 2020-04-01
  • 来自专栏根究FPGA

    时序分析笔记系列(四)、系统时序题目分析

    时序分析的核心就是分析寄存器与寄存器之间时钟与数据的相位关系! 一、经典题目分析1 假设存在posetive clock skew为10ns,问最高电路电路频率? 那么就是分析从D端口到D端口的时间,该时间分为两种,一种是数据端为同一个DFF,另一个是数据端口为两个DFF。 对于第二种情况又分为两种情况,一种是从上一级DFF的数据端D到下一级的DFF的数据端D,在这种情况中,系统最小时钟的分析是Tclk>=Tco+Tdata(Tlogic+Trouting)+Tsu-Tskew ;另一种是从下一级的数据端D到上一级DFF的数据端D,系统最小时钟的分析是Tclk>=Tco+Tdata(Tlogic+Trouting)+Tsu+Tskew。 对于红色部分:5(不算Tsu) – posedge clockskew > 1,也就是: posedge clockskew < 4.

    1.6K40发布于 2020-06-29
  • 来自专栏数字芯片

    静态时序分析

    时序路径(Timing Path) 路径1:从设计电路的原始输入端口A到触发器的数据端口D。 路径2:从触发器的CLK端到触发器的数据输入端口D。 如果这两个时钟沿(发出数据的时钟沿和接收数据的时钟沿)是同一个时钟源放出的,则在理想状态下,两个时钟沿相差一个时钟周期。 它不仅能够在设计电路所要求的约束条件下检查时序,还能对设计电路进行全面的静态时序分析。 (1)读取设计电路数据 把电路的设计代码文件读入PT中,以便PT进行分析。 统计静态时序分析 静态时序分析很久以来都被看作是百万门级芯片时序分析的基本方法及设计完成的检验。 统计静态时序分析的步骤 首先,要有用于统计静态时序分析的标准单元库。 通过统计静态时序分析,找出合适的时序窗(Timing Window),在此窗中,良率可以达到最高。

    1.8K20编辑于 2022-12-18
  • 来自专栏GIS与遥感开发平台

    在线处理ERA-5数据(提取时序数据

    在线处理ERA-5数据(提取时序数据) ERA-5数据是由ECMWF推出的一套再分析数据,其空间分辨率能达到0.25度,ERA5-Land可以达到0.1度。这个数据对做遥感、气象都很有用处。 最近ECMWF推出了Climate Data Store(CDS) Toolbox ,可在线处理ERA-5, ERA5-Land、CMIP等数据,并将处理结果下载到本地。 提取ERA-5某地的时序数据 下面我们来举个例子,利用CDS Toolbox提取某个经纬度的时序数据。 ERA-5气温数据 这样我们就避免了下载海量的ERA-5栅格数据。 如果我们使用传统的方法,把数据下载之后再进行提取就会是一个非常痛苦的过程。数据下载过程会非常慢,同时硬盘资源也会非常吃紧。 ERA-5这些数据在GEE上面不全,有时候很难用GEE获取自己想要的数据。因此CDS也算是弥补了一部分空缺。

    4.6K30编辑于 2022-12-03
  • 来自专栏OpenFPGA

    FPGA时序分析

    输入时序约束 输入时序约束包括 2 种 “系统同步输入” “源同步输入” 输入时钟约束覆盖了输入数据的 FPGA 外部引脚到获取此数据的寄存器之间的路径。 OFFSET IN 定义了数据和在 FPGA 引脚抓取此数据的时钟沿之间的关系。在分析 OFFSET IN约束时,时序分析工具自动将影响时钟和数据延迟的因素考虑进去。 系统同步 SDR 应用中,在时钟上升沿从源器件发送数据,下一个时钟上升沿在 FPGA 中抓取数据。 全局”OFFSET IN”约束是对一个系统同步接口指定输入时序的最有效的方法。 在这个系统同步例子中,数据在抓取数据的时钟沿之前 5ns 有效。VALID<value> 决定了数据有效时间。在这个例子中,数据有效时间为 5ns。 HIGH 50%; OFFSET = IN 5ns VALID 5ns BEFORE “SysClk”; 老规矩还是上一些文档和视频,主要内容如下: 推荐:优先看黑金的文档资料或视频教程

    1.1K30发布于 2020-06-30
  • 来自专栏用户7627119的专栏

    单细胞测序数据时序分析

    今天我们就跟随王老师一起来看一下BD SeqGeq™之单细胞测序数据时序分析。 ? 什么是拟时序分析? 目前拟时序分析最常用的方法 Monocle是由Trapnell实验室开发的,采用了无监督算法,将单个细胞按照拟时间排列在对应的轨迹上。 BD SeqGeq™ 支持拟时序分析 BD SeqGeq™目前将Monocle v2.0整合为插件。 下面就为大家详细展示如何在SeqGeq™中获取Monocle以及使用它进行拟时序分析。 Monocle运行结束后,会生成一系列的结果图形和数据表格。

    5.1K20发布于 2020-08-06
  • 来自专栏FPGA探索者

    数字IC笔试题(5)——静态时序分析【hold time裕量计算】【时序违例计算】

    (hold time margin,margin是裕量,整个是保持时间裕量) 答案:0.2 解析: (1)A输入端口经过与门到达 flop2 的路径不需要分析(已经设置了fasle path伪路径,不进行时序分析 ); (2)B输入口输入延时 input delay 为 5 ns,如下图所示,B 输入有效跳变发生在时钟 CLK 有效沿 5 ns 后; (3)CLK 输入端口到达 flop1 的 CK 时钟口有路径延时 0.3 ns,如下图所示; (4)CLK 输入端口到达 flop2 的 CK 时钟口有路径延时 0.5 ns,即相对 flop1.CK 有 0.2 ns 延时,如下图所示; (5)flop1 的 Q (clk端边沿来临后,数据送到Q端的延时),加上Tdata(组合逻辑路径延时) ,这是数据在时钟边沿发起后到达第二个寄存器的时间; Data Required Time = latch edge + Tclk2 】【位宽扩展】 什么是STA静态时序分析,有什么作用?

    3.3K20发布于 2021-10-25
  • TDengine时序数据库的案例分析

    时序数据库(TimeSeriesDatabase,TSDB)在处理和分析带有时间戳的数据方面表现出色,广泛应用于物联网(IoT)、工业互联网、金融交易等领域。 TDengine作为一款高性能、开源的时序数据库,凭借其卓越的性能和灵活的架构,成为众多企业的首选。本文将通过具体案例分析,探讨TDengine在实际应用中的优势和最佳实践。 2.快速数据查询:TDengine支持多种索引结构,能够快速响应复杂的查询请求,满足金融数据分析的需求。3.实时数据分析:TDengine支持流式计算,能够实时处理和分析交易数据.辅助投资决策。 四、TDengine的最佳实践1.合理的数据建模:在设计时序数据库时,首先要考虑数据的结构和存储方式。选择合适的时间字段作为主键,并根据业务需求设计表结构。 4.数据保留与归档策略:根据业务需求设置数据保留策略,定期删除过期数据,减少存储压力。5.性能监控与调优:持续监控时序数据库的性能指标,及时发现和解决性能瓶颈。

    35010编辑于 2025-11-11
  • 来自专栏马超的博客

    时序数据建模与产业链分析

    使用图数据分析产业链时序数据 数据模型的设计 函数与过程功能介绍 完整实现 - 构建公司与产品时序数据 查询案例-分析'消费品商贸'产业2020Q2季度总营收 其他资料 数据模型的设计 行业、产品、 如下主要是公司与产品营收的时序数据建模实现方案。 olab.reset.map({map},{keys}) AS value 生成JSON-STRING RETURN olab.convert.json({object}) 完整实现 - 构建公司与产品时序数据 在下面的实现中营收相关的时序数据使用JSON格式数据建模存储在关系的属性中 下述实现中集成了GraphQL-API、olab-apoc组件、访问数据库等操作,构建的图数据最终是将时序数据存储在了一个JSON NULL WITH fromHcode,fromName,row.to AS toName,row WITH fromHcode,fromName,\'HPRDCLS\'+apoc.util.md5(

    1.1K30编辑于 2022-07-04
  • 时序数据基础:什么是时序数据

    时序数据,即时间序列数据(Time-Series Data),它们是一组按照时间发生先后顺序进行排列的序列数据。日常生活中,设备、传感器采集的数据就是时序数据,证券交易的记录也是时序数据。 因此时序数据的处理并不陌生,特别在是工业自动化以及证券金融行业,专业的时序数据处理软件早已存在,比如工业领域的 PI System 以及金融行业的 KDB。 这些时序数据是周期、准周期产生的,或事件触发产生的,有的采集频率高,有的采集频率低。一般被发送至服务器进行汇总并进行实时分析和处理,对系统的运行做出实时监测或预警,对股市行情进行预测。 这些数据也可以被长期保存下来,用以进行离线数据分析。 由于数据量指数级的增长,而且对分析和实时计算的需求越来越多,特别是在人工智能的时代,传统的时序数据处理工具难以满足需求,对每天高达 10TB 级别的海量时序数据如何进行实时的存储、分析和计算,成为一个技术挑战

    66010编辑于 2025-09-28
  • 来自专栏全栈程序员必看

    时序数据 mysql存储_【时序数据库】时序数据库介绍

    如下图所示,用户可以登录哨兵系统查看某台服务器的负载,负载曲线就是按照时间进行绘制的,带有明显的时序特征: 2.2 物联网设备状态监控存储分析 在可预知的未来3~5年,随着物联网以及工业4.0的到来, 所有设备都会携带传感器并联网,传感器收集的时序数据将严重依赖TSDB的实时分析能力、存储能力以及查询统计能力。 5.传统关系型数据库存储时序数据的问题 很多人可能认为在传统关系型数据库上加上时间戳一列就能作为时序数据库。数据量少的时候确实也没问题。 很难满足时序数据千万级的写入压力; 查询性能差:适用于交易处理,海量数据的聚合分析性能差。 6.时序数据库发展简史与现状 目前,DB-Engines把时间序列数据库作为独立的目录来分类统计,下图就是2018年业内流行的时序数据库的关注度排名和最近5年的变化趋势。

    5.9K10编辑于 2022-11-10
  • 来自专栏FPGA开源工作室

    【vivado学习五】时序分析

    【vivado学习五】时序分析 典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成,如图1所示形成了三条时钟路径:原时钟路径(Source Clock path)、数据时钟路径(Data path A,建立时间Tsu:在时钟有效沿之前,数据必须保持稳定的最小时间; B,保持时间Th:在时钟有效沿之后,数据必须保持稳定的最小时间; 这就相当于一个窗口时间,在有效边沿的窗口时间内,数据必须保持稳定;这里的时钟信号时序数据信号时序 ,都是寄存器实际感受到的时序。 图2 时序模型2 4 数据到达时间(Data Arrival Time) ? 5 数据建立需求时间(setup) ?

    2.4K61发布于 2019-10-29
  • 来自专栏FPGA技术江湖

    FPGA STA(静态时序分析)

    而且分析正确,才干消除传输数据不稳定过的情况。 2.代码已经比较优化 当数据交换频率较高,可是时序约束还是不满足时序要求的时候。我们都需要对代码进行分析,好的时序都是设计出来的,不是约束出来的。 (2). latch edge 时序分析终点(latch edge):数据锁存的时钟边沿,也是静态时序分析的终点。 (3). (5). Clock-to-Output Delay(tco) 数据输出延时(Tco):这个时间指的是当时钟有效沿变化后,数据从输入端到输出端的最小时间间隔。 ? 如上图所示,选择寄存器到寄存器进行分析时钟主频。寄存器到寄存器分析。 ? 如上图所示,时序报告中给出了数据延时。时序余量,数据到达时间,数据需求时间。 数据建立时间,以及最小周期和时钟偏斜等信息,有了上一节的时序分析基础知识,我们全然能看懂这些数据代表的意义。

    1.9K10发布于 2020-12-29
  • 来自专栏生物信息学、python、R、linux

    monocle 2拟时序分析

    monocle做拟时序分析首先要构建CDS需要3个矩阵:expr.matrix、pd、fd,其次将Seurat中的对象转换为monocle识别的对象。 然后选择想要做拟时序依据的基因就可以了,如果已知开始和结束的细胞,将过程开始时收集的细胞与结束时收集的细胞简单地进行比较,并找到差异表达的基因,做拟时序依据的基因,根据时间点的差异分析选择基因通常非常有效 ,但是如果我们没有时间序列数据,可以选择离散度和表达量高的基因。 :expr.matrix、pd、fd # 将Seurat中的对象转换为monocle识别的对象 #cds <- importCDS(GetAssayData(seurat.object)) #选择做拟时序的亚群 mean_expression >= 0.1) Mono.cds <- setOrderingFilter(Mono.cds, unsup_clustering_genes$gene_id) #用DDRtree 进行降维分析

    2.5K10发布于 2020-04-01
  • 来自专栏单细胞学习小组

    day 8 拟时序分析

    单样本输入数据输入数据是降维聚类分群注释的数据做拟时序分析通常不是拿全部的细胞,而是拿感兴趣的一部分。用subset提取子集即可。因为要使用差异基因来排序,所以要两类及以上细胞。 /day5-6/sce.Rdata") #加载单样本数据scRNA = scescRNA$celltype = Idents(scRNA) #新增细胞类型一列scRNA = subset(scRNA,idents (数据不同)rm(list = ls())library(Seurat)library(monocle)library(dplyr)load(".. )library(patchwork)p2+p1/p3#多样本的添加这个可以看去批次效应plot_cell_trajectory(sc_cds, color_by = 'orig.ident')经典拟时序热图这里图展示基因随着时间的渐变 (100))基因轨迹图gs = head(gene_to_cluster)plot_cell_trajectory(sc_cds,markers=gs,use_color_gradient=T)基因拟时序点图

    59510编辑于 2024-07-01
  • 来自专栏AI研习社

    深度学习时序分析概览

    啥是时序分析? 时间序列是按照时间戳(timestamps)排序的数据序列。顾名思义, 时序分析就是对时序数据分析。 ? 时序数据的种类范围很广,比如你喜欢的水果的每日价格,或比如电表上得到的电压值。一般来说,时序数据分析侧重于预测,但是也包括传统的分类, 聚类和异常检测等。 时间序列数据可能非常不稳定且复杂。深度学习方法不会先入为主的假设数据的基本模式,并且对噪声(在时间序列数据中很常见)更健壮,因此成为时间序列分析的首选。 数据处理 在我们进行预测之前,非常重要的一步工作是对数据进行预处理,以便于让数学模型能够理解。我们可以通过滑动窗口(slide window)来切割数据点,从而将时序数据转化为有监督学习问题。 ACM, 2016. [5] Pascanu, Razvan, Tomas Mikolov, and Yoshua Bengio.

    1.3K20发布于 2019-11-25
  • 来自专栏数字芯片实验室

    静态时序分析及setup&hold时序违例修复

    STA用于分析设计中的所有时序路径是否都时序收敛,其不需要输入激励。对于数字芯片设计工程师,必须要了解不同的时序路径和相关的STA概念。 ? 时序分析适用于任何ASIC设计的阶段,可在各个设计阶段执行。如果设计违反setup time或者hold time,则设计进入亚稳态。 因此,必须通过时序分析工具Synopsys PT找出并解决设计中的时序违例问题。 Min-Max Analysis for ASIC Design setup time Min-Max分析是基于最快的时钟到达和最慢的数据到达。 hold time Min-Max分析是基于最快的数据到达和最慢的时钟到达。 要fix setup time违例,数据应该快速到达,launch时钟应快速到达,capture时钟应缓慢到达。

    4.5K20发布于 2020-06-11
  • 来自专栏作图丫

    主成分分析时序分析神器

    导语 GUIDE ╲ ggfortify作为ggplot2的补充包,不仅可以应用于时序分析领域,还能应用于各种统计分析领域。 接下来小编将给大家介绍如何通过ggfortify和ggplot2进行主成分分析时序分析等多种图片的可视化! R包的使用 01 时序分析可视化 使用AirPassengers数据集绘制基本时序分析图片 #AirPassengers数据集 autoplot(AirPassengers) 使用 ts.colour AirPassengers)) BiocManager::install("strucchange") library(strucchange) autoplot(breakpoints(Nile ~ 1)) 多变量的时序分析 [, -5] # 主成分分析 pca <- prcomp(df, scale. = TRUE) # 绘图 autoplot(pca, loadings = TRUE, loadings.label =

    97110编辑于 2022-03-29
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