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以太网用户侧接口(以太网协议转换方案)
以太网接口示意图如下 图1：以太网接口 如果您的职业生涯大部分时间都在从事 PCB 设计，并且您在计算机接口的布局和布线方面有经验，那么您就知道一件事是正确的：在器件应用说明中会有一些推荐的设计建议 图2：以太网连接器处地平面挖空处理 图3：以太网连接器处保护地和数字地分割处理 图4：以太网连接器处数字地处理 那么哪一个是正确的呢？ 以太网布局和地平面的功能 为了进一步了解以太网系统和连接器不同部分下面的接地层的概念，让我们简要介绍一下以太网和RJ45连接器的布线要求。 以太网系统由MAC/PHY接口（通常集成到单个IC中）、用于共模噪声抑制和端接的磁性电路、用于端接的其他无源器件（通常为上拉或戴维南端接）和RJ45连接器组成。Rx和Tx线路在整个系统中并行布线。 无源器件的数量、值和排列取决于确切的布线标准（例如，Base-T与以太网供电）和PHY接口。 MAC/PHY、磁性电路和RJ45连接器之间的记录道作为具有定义阻抗的差分对布线。
1.5K20编辑于 2022-07-30 - 来自专栏全国产化交换机
以太网知识-GMII RGMII接口
GMII的管理MDIO接口： 关于GMII的管理MDIO接口，这里也不再描述，它在硬件设计上同MII的管理MDIO接口一节的描述。 RGMII接口分析 RGMII接口信号定义： RGMII接口（Reduced GMII接口）是简化的GMII接口。它也分为MAC模式和PHY模式。 RGMII接口的MAC模式定义：图片图片由表3~表4可知，RGMII接口相对于GMII接口，在TXD和RXD上总共减少了8根数据线。 TXD[3:0]/RXD[3:0]，在时钟的下降沿发送GMII接口中TXD[7:4]/RXD[7:4]，并且信号TX_CTL反映了TX_EN和TX_ER的状态，即在GTX_CLK上升沿发送TX_EN，下降沿发送 图片好了，以上内容就是海翎光电关于以太网知识-GMII / RGMII接口的相关详细介绍，希望能对大家有所帮助！
9.2K23编辑于 2022-11-08 【驱动设计的硬件基础】以太网接口
今天我们就从一根网线出发，拆开以太网接口的 “物理层” 秘密，聊聊它的拓扑结构、核心芯片、信号传输，甚至连 “为什么网线要拧成麻花” 这种细节都给你讲清楚。 不是所有引脚都在工作： 10M/100M 以太网（百兆）只用 4 根线（1、2、3、6 引脚）：1/2 发数据（TX+/-），3/6 收数据（RX+/-）； 1000M 以太网（千兆）8 根线全用，每对 2.3 PHY 芯片：信号的 “翻译官” PHY（物理层芯片）是以太网接口的 “核心大脑”，负责把数字信号转成能在网线上传输的模拟信号，反之亦然。 4.2 100BASE-TX（100Mbps）：4B5B+MLT-3 百兆以太网用了更聪明的编码： 4B5B：把 4 位数据（比如 1001）转成 5 位编码（比如 11110），确保编码后有足够的电平变化 六、总结 从一根双绞线到 PHY 芯片，以太网接口的硬件设计充满了 “抗干扰”“高效传输” 的智慧。
28610编辑于 2026-01-21- 来自专栏自学测试之道
接口测试4
一、测试用例这样写 一个好的用例的表述要点，即用例中应当包含的信息 一个优秀的测试用例，应该包含以下信息： 1） 软件或项目的名称 2） 软件或项目的版本（内部版本号） 3） 功能模块名 4） 测试用例的简单描述 假设用户使用的浏览器为IE6.0 SP4。 功能描述如下： 1.用户在地址栏输入相应地址，要求显示登录界面； 2.输入用户名和密码，登录，系统自动校验，并给出相应提示信息； 3.如果用户名或者密码任一信息未输入，登录后系统给出相应提示信息； 4.
49310发布于 2019-09-29 - 来自专栏FPGA技术江湖
基于原语的千兆以太网RGMII接口设计
*4bit10Mbps=2.5 MHz *4bit RMII 在MII基础上精简的100Mbps/10Mbps接口；通过提升Clock频率保持与MII一样的速率； RXD[1:0]、TXD[1:0]TX_ENRX_ERCLK_REFCRS_DV 8.5.1.1 RGMII信号定义及时序 RGMII 使用 4bit 数据接口采用上下沿 DDR（ Double Data Rate）的方式在一个时钟周期之内传输 8bit数据信号，即上升沿发送或接收数据的低 4 位[3:0]，下降沿发送或接收数据的高 4 位[7:4]。 1000M 速率时， TXC 和RXC 时钟信号都为 125MHz，那么单个接口的数据率便等同于 250Mbps，单个信号的有效数据窗最大为 4ns。） FPGA中有 4 组 RGMII 接收接口，分布在 BANK13 和 BANK14 中。因此，需要分 2 个 group 进行约束，约束如下。
1.2K10编辑于 2025-06-07 - 来自专栏OpenFPGA
基于原语的千兆以太网RGMII接口设计
*4bit10Mbps=2.5 MHz *4bit RMII 在MII基础上精简的100Mbps/10Mbps接口；通过提升Clock频率保持与MII一样的速率； RXD[1:0]、TXD[1:0]TX_ENRX_ERCLK_REFCRS_DV 8.5.1.1 RGMII信号定义及时序 RGMII 使用 4bit 数据接口采用上下沿 DDR（ Double Data Rate）的方式在一个时钟周期之内传输 8bit数据信号，即上升沿发送或接收数据的低 4 位[3:0]，下降沿发送或接收数据的高 4 位[7:4]。 1000M 速率时， TXC 和RXC 时钟信号都为 125MHz，那么单个接口的数据率便等同于 250Mbps，单个信号的有效数据窗最大为 4ns。） FPGA中有 4 组 RGMII 接收接口，分布在 BANK13 和 BANK14 中。因此，需要分 2 个 group 进行约束，约束如下。
6.6K20发布于 2020-06-30 - 来自专栏追宇星空
背板以太网4-2.5GBASE-KX
2.5GBASE-KX (C128) OSI图 PHY功能 PMD相关子层 2.5GBASE-KX采用C73自协商（后续章节会详细介绍）; 2.5GBASE-KX可选地支持节能以太网EEE。 RS && XGMII（C46） RS层将MAC层的串行数据和XGMII接口的并行数据实现互相转换的功能。 XGMII只支持全双工操作，故PLS_SIGNAL.indication原语永远不会产生。 XGMII：32个数据信号(TXD<31:0> and RXD<31:0>), 4个控制信号(TXC<3:0> and RXC<3:0>), and 1个时钟信号(TX_CLK and RX_CLK)。 比特的并行数据执行并串转换后的串行数据发送给PMD； 上行方向:将来自PMD的串行数据先执行串并转换成并行的10比特并行数据（利用comma编码规则执行分界），再将并行的10比特的数据执行8B/10B解码转换成并行的8比特数据,并将4组 8比特的数据合并成一组32比特并行数据发送给XGMII接口。
42510编辑于 2024-07-01 - 来自专栏FPGA 接口驱动
以太网PHY控制器配置接口（MDC MDIO）
[表格] Notice: 有的PHY有低功耗模式，必须正确设置非低功耗模式才能正常读写phy寄存器配置。 低功耗模式现象： 1，复位后再解除复位LED一直不亮。正常的模式下复位后解除复位LED会一直亮。 2，用示波器抓取mdc和mdio波形，读PHY寄存器没有数据响应。
2.3K00发布于 2021-09-12 - 来自专栏自动化测试实战
RF接口测试（4）
现在我们已经做好了进行接口测试的必要准备：1、拼接发送的报文；2、发送报文的方法。现在我们实现RF上的接口测试。
1.3K70发布于 2018-05-18 - 来自专栏追宇星空
背板以太网7--10GBASE-KX4
10GBASE-KX4 (71) OSI图 PHY功能 PMD相关子层 10GBASE-KX4采用C73自协商（后续章节会详细介绍）； 10GBASE-KX4可选地支持节能以太网EEE。 RS && XGMII（C46） RS层将MAC层的串行数据和XGMII接口的并行数据实现互相转换的功能。 XGMII只支持全双工操作，故PLS_SIGNAL.indication原语永远不会产生。 XAUI接口电气特性 发送方向 接收方向 PCS/PMA (C48) 下行方向:将来自XGMII的32比特并行数据以8比特为一组分成四组，然后分别执行8B/10B编码形成10比特的并行数据，再将10比特的并行数据执行并串转换后的串行数据发送给 32比特并行数据发送给XGMII接口。 控制变量映射 状态变量映射 PMD功能特性 链路框图 信号检测功能 10GBASE-KX4 PMD支持EEE时，信号检测功能必需支持； 10GBASE-KX4 PMD不支持EEE时，信号检测功能可选支持
32810编辑于 2024-07-01 - 来自专栏追宇星空
背板以太网31-100GBASE-KP4(四)
PMA子层位置图 100GAUI-4接口为4lane × 26.5625 Gbaud/lane (64B/64.25B/68B) ×1 bit/baud (NRZ)模式；100GAUI-2接口为2lane 控制变量映射 状态变量映射 100GAUI-4 C2C（C135D） 100GAUI-4 C2C接口是一种用于芯片与芯片之间连接的短距离接口（不超过25厘米）。 电气特性 发送方向 接收方向 100GAUI-4 C2M （C135E） 100GAUI-4 C2M接口是一种用于芯片与模块之间连接的短距离接口。 电气特性 主机发送方向 主机接收方向 100GAUI-2 C2C（C135F） 100GAUI-2 C2C接口是一种用于芯片与芯片之间连接的短距离接口（不超过25厘米）。 电气特性 发送方向 接收方向 均衡相关寄存器 100GAUI-2 C2M（C135G） 100GAUI-2 C2M接口是一种用于芯片与模块之间连接的短距离接口。
62320编辑于 2024-10-22 - 来自专栏追宇星空
背板以太网32-100GBASE-KP4(五)
发送关闭功能 100GBASE-KP4 PMD支持EEE时，发送关闭功能必须支持； 100GBASE-KP4 PMD不支持EEE时，发送关闭功能可选支持。 训练帧格式如下： 训练帧由348个训练字组成（每个训练字长度为46个PAM4 Symbols）。 pattern中永远不会出现此训练字； Control channel：使用DME编码，格式如下； 1个Cell需要重复使用10个PAM4 Symbol（Cell内容为1时，使用PAM4 +1 symbol ；Cell内容为0时，使用PAM4 -1 symbol）。 以太网自协商机制解析--基于IEEE Clause 28双绞线的以太网自协商（一） 以太网自协商机制--1000BASE-X自协商（一）
28510编辑于 2024-10-25 - 来自专栏追宇星空
背板以太网28-100GBASE-KP4(一)
100GBASE-KP4 (C94) 100GBASE-KP4在不同FEC模式下达到丢包率（64字节线速报文丢包率≤6.2 × 10–10）要求时，对链路的BER误码率指标如下： RS-FEC 可以在BER ≤10-5的物理链路上达到丢包率的要求； 100GBASE-KP4硬件上必须实现RS-FEC。 PMD相关子层图 100GBASE-KP4 采用C73自协商（后续章节会详细介绍）； 100GBASE-KP4可选地支持节能以太网EEE。 RS && CGMII（C81） RS层将MAC层的串行数据和CGMII接口的并行数据实现互相转换的功能。 ) , SFD=0xD5 (RXC=0) , MAC帧数据…………+FCS ，T=0xFD (RXC=1) ，I=0x07 (RXC=1)，…… RXD, RXC编码 下节课介绍100GBASE-KP4的
61610编辑于 2024-10-10 - 来自专栏追宇星空
背板以太网53-200GBASE-KR4(七)
给定这些比特对，三种不同的训练图案对应于3种调制和预编码模式：PAM2、PAM4、带预编码的PAM4。 当调制和预编码模式设置为PAM4时，训练图案是通过对135.5.7.1（Gray mapping for PAM4 encoded lanes）中指定的{A，B}对进行格雷编码得到的16382个PAM4 （Precoding for PAM4 encoded lanes）中指定的结果进行预编码而得到的16382个PAM4符号序列。 退出训练图案要求双方都使用PAM4调制，因此请求以及调制和预编码的状态都需要具有PAM2以外的值（“PAM4”或“PAM4带预编码”）。 零位填充 在训练图案之后立即发送两个“0”符号。 每个通道上的发送均衡器的功能模型是图136-10所示的4抽头横向滤波器。 发送均衡器的状态以及发送的输出波形可以通过PMD控制功能或通过管理接口进行操纵。
36800编辑于 2025-01-14 - 来自专栏追宇星空
背板以太网30-100GBASE-KP4(三)
100GBASE-KP4 (C94) RS(544,514) FEC（C91） FEC指的是前向纠错功能（forward error correction）功能。 cwm为257B的数据块(64比特/alignment marker×4 alignment marker+1比特0 )。 Symbol = 1 FEC Codeword），执行RS(544,514)编码（C=544,M=514,P=30）, [归一化：64.25B/68B]； Symbol分发：将RS-FEC编码后数据分割成4个 cwm为257B的数据块(64比特/alignment marker×4 alignment marker+1比特0 )； 256B/257B to 64B/66B转码器：将tx _scrambled< 控制变量映射 状态变量映射（一） 状态变量映射（二） 下节课介绍100GBASE-KP4使用的PMA。
74710编辑于 2024-10-15 - 来自专栏追宇星空
背板以太网52-200GBASE-KR4(六)
200GBASE-KR4 (C137) PMA（三） C2C 200GAUI-4 /C2C 400GAUI-8（C120D） 概述 本附录定义了可选芯片间200 Gb/s 4通道连接单元接口（200GAUI -4 C2C）和400 Gb/s 8通道连接单元接口（400GAUI-8 C2C）的功能和电气特性。 下图显示了200GAUI-4和400GAUI-8 C2C接口与ISO/IEC开放系统互连（OSI）参考模型的示例关系。 200GAUI-4 C2C接口在每个方向上都包括独立的数据路径。每个数据路径包含4个PAM4信令的AC耦合差分通道，其中最高差分电压电平对应于符号3，最低电平对应于符号0。 C2M 200GAUI-4 /C2M 400GAUI-8（C120E） 概述 本附录定义了可选芯片到模块200 Gb/s 4通道连接单元接口（200GAUI-4 C2M）和400 Gb/s 8通道连接单元接口
40900编辑于 2025-01-09 - 来自专栏追宇星空
背板以太网48-200GBASE-KR4(二)
具有可选节能以太网（EEE）功能的200GMII/400GMII扩展器对低功耗空闲（LPI）信号进行编码和解码。200GMII/400GMII处的LPI断言被编码在发送的符号中。 120C） --200GAUI-4芯片到芯片（附件120D） --200GAUI-4芯片到模块（附件120E） 400GMII扩展器可以使用以下任何电气接口连接其PMA子层（400GAUI-n）： -- 200GAUI-8接口为26.5625Gbaud/lane (64B/64.25B/68B) × 8 lanes × 1bit/baud (NRZ); 200GAUI-4接口为26.5625Gbaud/ lane (64B/64.25B/68B) × 4 lanes × 2bit/baud (PAM4)。 400GAUI-16接口为26.5625Gbaud/lane (64B/64.25B/68B) × 16 lanes × 1bit/baud (NRZ); 400GAUI-8接口为26.5625Gbaud
43000编辑于 2024-12-24 - 来自专栏追宇星空
背板以太网22-40GBASE-KR4(五)
40GBASE-KR4 (C84) PMD（C84） 支持PMD C72.6.10训练控制功能； 支持PMD发送功能；支持PMD接收功能；支持PMD信号检测功能 [基于全局和基于Lane]；支持PMD发送关闭功能 MDIO功能映射 与40GBASE-KR4 PMD相关的寄存器集中在C45寄存器DeviceID=1(PMA/PMD)里。下面做一个简单的介绍。 发送关闭功能 40GBASE-KR4 PMD支持EEE时，发送关闭功能必须支持； 40GBASE-KR4 PMD不支持EEE时，发送关闭功能可选支持。 每个DME转换位置需要占用4个10GBASE-KR UI 。每个Cell Symbol需要使用8个10GBASE-KR UI）共需要128个10GBASE-KR UI，即为16 Octets。 电气特性 发送方向 接收方向 下节课介绍100GBASE-KR4。
26710编辑于 2024-08-29 - 来自专栏追宇星空
背板以太网19-40GBASE-KR4(二)
C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7）, S0D1D2D3D4D5D6D7, 帧A2：D0T1C2C3C4C5C6C7，C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7 ）, S0D1D2D3D4D5D6D7, 帧A3：D0T1C2C3C4C5C6C7，C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7）, S0D1D2D3D4D5D6D7, 帧A4：D0T1C2C3C4C5C6C7 ，C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7）, S0D1D2D3D4D5D6D7, 帧A4：D0D1D2T3C4C5C6C7，C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7 , 帧B4：D0D1D2D3D4T5C6C7, C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7）, S0D1D2D3D4D5D6D7, 帧B5：D0D1D2D3D4T5C6C7, C0C1C2C3C4C5C6C7 ）, S0D1D2D3D4D5D6D7 , 帧A4：D0D1D2D3D4D5D6T7, C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7）, C0C1C2C3C4C5C6C7（O0D1D2D3Z4Z5Z6Z7
40310编辑于 2024-08-14 - 来自专栏追宇星空
背板以太网26-100GBASE-KR4(四)
XLAUI接口为10.3125Gbaud/lane (64B/65B/66B) × 4 lanes × 1bit/baud (NRZ); CAUI-10接口为10.3125Gbaud/lane (64B /65B/66B) × 10 lanes × 1bit/baud (NRZ); CAUI-4接口为25.78125Gbaud/lane (64B/64.25B/66B) × 4 lanes × 1bit 控制变量映射（一） 控制变量映射（二） 状态变量映射（一） 状态变量映射（二） 状态变量映射（三） CAUI-4 C2C（C83D） CAUI-4接口是一种用于芯片与芯片之间连接的短距离接口（不超过25 C2M （C83E） CAUI-4 C2M接口是一种用于芯片与光模块之间连接的短距离接口。 CAUI-4 C2M在12.89GHz的插入损耗预算。
56810编辑于 2024-09-13
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