IBM发布亚1纳米芯片，集成近千亿晶体管

IBM近日展示了一款指甲大小的硅芯片，有望在未来的计算、通信及基础设施领域实现更强的性能与更高的能效。

这款亚1纳米芯片采用0.7纳米（即7埃）节点晶体管架构，集成了近千亿颗晶体管，密度几乎是IBM 2021年发布的2纳米芯片的两倍。

据IBM研究院院长兼IBM院士Jay Gambetta介绍，这款芯片的问世得益于一系列结构与材料层面的创新，其中最关键的是三维纳米堆叠架构。这一设计将不同类型的芯片垂直叠放，而非横向平铺在电路板上，各层之间通过极短的垂直连接进行通信，从而显著提升了通信效率。

"借助全新的纳米堆叠架构，我们不仅是在缩小晶体管尺寸，更是在从根本上重构芯片的构建方式，以实现性能与能效的大幅跃升。"Gambetta表示，即便芯片特征尺寸已趋近原子量级，行业面临传统芯片缩放的物理极限，这项技术仍展示了持续提升性能与效率的可能。

与IBM的2纳米节点芯片相比，这款新芯片预计可提供高达50%的性能提升，或70%的能效提升。

IBM研究人员Mike Murphy在一篇博客中写道："凭借如此显著的性能增益，7埃器件的潜力极为巨大，对AI领域的影响尤为深远。当前主流AI加速器的算力约为1500 TOPS（每秒万亿次运算），IBM研究人员估计，采用7埃技术的芯片可将这一数字提升约六倍，达到约9000 TOPS。若将7埃芯片用于训练当前大型前沿大语言模型，训练周期有望从约三个月大幅缩短至数周。"

此外，IBM研究人员还验证了纳米堆叠架构在静态随机存取存储器（SRAM）方面实现了40%的密度提升。与需要持续刷新的动态RAM（DRAM）不同，SRAM无需刷新即可保持数据，因此在高性能、高频率应用场景中速度更快、可靠性更高。

Murphy指出，这一SRAM容量的飞跃是十余年来行业未曾见过的重大突破。他还表示，片上存储器的访问速度是AI计算的核心瓶颈之一，7埃设计通过提升存储密度、缩小存储单元物理面积，在同等空间内塞入更大容量，使芯片处理信息的速度远超以往。

基于纳米堆叠架构，IBM的半导体路线图预计至少可支撑未来十年的持续演进。在商业化时间线方面，IBM表示目标是在未来五年内实现量产。

多年来，IBM在智能芯片制造的底层技术领域贡献颇丰。1997年，在铝线还是行业标准的年代，IBM便是铜互连芯片的核心开拓者之一，此后还在绝缘体上硅、金属栅极晶体管、纳米栅极晶体管以及2纳米芯片等技术的发展中发挥了重要作用。

Q&A

Q1：IBM这款7埃芯片和2纳米芯片相比，性能提升有多大？

A：IBM的7埃（0.7纳米）芯片与2纳米芯片相比，可提供高达50%的性能提升，或70%的能效提升。在AI计算方面，当前主流AI加速器算力约为1500 TOPS，而采用7埃技术的芯片预计可达约9000 TOPS，约为前者的六倍。此外，如果用于训练大型前沿大语言模型，训练时间可从约三个月缩短至数周。

Q2：IBM 7埃芯片的三维纳米堆叠架构是什么原理？

A：三维纳米堆叠架构是将不同类型的芯片垂直叠放，而非在电路板上横向平铺。各层之间通过极短的垂直连接进行通信，从而减少信号传输距离，提升通信效率。这种设计不仅能缩小晶体管尺寸，还从根本上重构了芯片的构建方式，使性能与能效实现大幅跃升。

Q3：IBM 7埃芯片什么时候能用于实际产品？

A：IBM表示，7埃芯片目前仍处于研究阶段，计划在未来五年内实现量产。基于纳米堆叠架构，IBM的半导体路线图预计可支撑至少十年的持续技术演进。