IBM全球首家突破1纳米，推出0.7纳米“纳米堆叠”芯片制造技术

IBM宣布了一项重大半导体突破，推出了全球首个亚1纳米（小于1纳米）芯片技术，采用革命性的晶体管架构，达到0.7纳米（即7埃）节点。对于正面临传统芯片缩放物理极限的半导体行业来说，这一成就具有里程碑意义。半导体是现代社会运转的基石，其应用涵盖计算设备、家电、通信终端、交通系统以及关键基础设施等方方面面。

IBM的新型亚1纳米芯片在指甲盖大小的芯片上集成了近1000亿个晶体管，密度几乎是IBM于2021年推出的2纳米芯片的两倍。通过一系列结构和材料创新，包括IBM开创性的三维纳米堆叠架构，该技术表明即使芯片特征尺寸接近原子尺度，性能和效率的持续提升仍然是可能的。

已发布的技术成果报告显示，这款新芯片预计将实现能力的巨大飞跃，与IBM的2纳米节点芯片相比，性能提升高达50%，或能效提高70%，从而为从生成式AI、云基础设施到下一代电子设备等各类应用提供强劲算力。

IBM研究院总监兼IBM院士Jay Gambetta表示，"IBM最新的芯片突破标志着计算领域的一个里程碑时刻，将技术从纳米时代推进到原子尺度。凭借全新的纳米堆叠架构，我们不仅是在制造更小的晶体管，更是在重新发明芯片的构建方式，以大幅提升算力和能效"。

为了制造这款芯片，IBM研究人员开发了一种全新的晶体管架构，名为"纳米堆叠"，这是业界首个已知的三维纳米片基设计。纳米堆叠代表了超越纳米片技术的重大进步。纳米片技术是当前业界领先的架构，由IBM发明。纳米堆叠设计将晶体管垂直堆叠并交错排列，利用三维顺序集成技术在芯片上封装更多晶体管。该设计还解锁了在每个堆叠层内使用不同材料组合的能力，使每个晶体管能够独立于其他晶体管优化性能和功耗效率。

IBM的纳米堆叠架构已通过超薄介电键合CMOS集成、双沟道工程能力演示，以及具有预期开关性能的功能性CMOS反相器操作进行了实验验证。这些成果共同证实，纳米堆叠技术可以物理实现，并支持真实计算。

此外，在2026年VLSI大会上发表的新研究中，IBM研究人员展示了纳米堆叠架构在SRAM中实现了40%的缩放，使芯片设计师能够创建更高效的芯片，同时满足先进AI工作负载的高带宽数据需求。

凭借这一开创性结构，逻辑技术首次可以扩展到1纳米节点以下，推动进入埃级缩放时代，尺寸接近单个原子的大小。虽然晶体管节点现在指的是一代制造工艺，而非精确的物理尺寸，但IBM的0.7纳米技术（也称为7埃）展示了持续缩放的可能性。借助新的纳米堆叠架构，IBM的半导体路线图预计至少还有十年的未来缩放空间。

据悉，IBM的半导体研究机构很快将引入一台高数值孔径极紫外（High NA EUV）光刻机，这对于未来的逻辑芯片缩放至关重要。这项由ASML开发的技术能够实现超高精度的电路印刷，从而支持制造体积更小、性能更强大的芯片。IBM及其合作伙伴一直在共同研发全新的High NA EUV工艺和工具，且目前已经成功制造出可运行的器件。

随着纳米堆叠技术有望在亚1纳米节点上实现最早的应用，IBM预计最快在未来5年内即可看到一条通往量产的途径。