我目前在vivado 2018.3.1中工作,我必须为一个项目进行静态时序分析。为了保存我的进度,我创建了一个基本的Test_project进行实验。当涉及到硬件设计时,我是一个初学者。谁能告诉我,为了得到结果,我必须在Test_project中做些什么?
我的项目是用VHDL写的。Hier是test_project的代码:
entity test_design is
Port (
int0 : in std_logic_vector (3 downto 0);
int1 : in std_logic_vector (3 downto 0);
max : out std_logic_vector(3 downto 0)
);
end test_design;
architecture Behavioral of test_design is
begin
max <= int0 when int0 >= int1 else
int1;
end Behavioral;当我尝试创建一个松弛直方图(报告>计时>创建松弛直方图)时,弹出一个窗口,显示“松弛直方图结果为空”。
发布于 2019-04-14 20:51:24
计时需要参考点、起始点和结束点。在一种设计中,将主要是寄存器输出到寄存器输入,其中两者都运行时钟沿。(这不一定是相同的时钟)。
其它时序可以是通向内部逻辑的输入和输出端口。但是,由于该工具不知道芯片“外部”是什么,所以它不会默认生成I/O端口的计时。您需要指定外部定时约束才能获得这些约束。
您的设计没有时钟,我假设您没有添加任何I/O约束,这意味着该工具无法完成其工作。
https://stackoverflow.com/questions/55675387
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