错误:有序端口连接不能与命名端口连接混合

Question

我尝试用Verilog HDL语言实现半加器。我成功地写出了设计源文件，但在testbench中实例化我的模块时遇到一个错误。是什么导致了这个问题？

设计如下：

module half_adder(a,b,sum,carry);

 input a,b;
 output sum,carry;

 assign sum=a^b;
 assign carry=a&b;

endmodule

测试平台是：

​

实例化语法有什么问题？

Answer 1

在.carry(c)后面有一个额外的"，“

`include "half_adder.v"

module half_adder_tb;

    reg i0,i1;
    wire s,c;

    half_adder HAI (
        .a(i0),
        .b(i1),
        .sum(s),
        .carry(c)
    )

endmodule;

Answer 2

去掉最后一个信号后面的逗号。更改：

.carry(c),

至：

.carry(c)