在verilog中使用枚举

Question

我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型：

module Controller(clk, IorD);

    enum {READ, DECODE} state;
    myState = READ;
    //...

但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。

我做错了什么？如何在verilog中使用枚举？

Answer 1

enum是SystemVerilog的一项功能。您需要确保Quartus中的文件类型为SystemVerilog (通常也使用.sv扩展名)。

Answer 2

如果您被限制只能在该工具中使用verilog，则可以使用参数来代替枚举。如果您可以切换到其他工具，请尝试edaplayground(.)com

示例代码如下：

localparam START =1;
localparam STOP  =2;

使用localparam而不是参数，因为您确实不希望在实例化期间更改这些值。

Answer 3

您将需要使用typedef。

在您的例子中是=>

模块控制器(clk、IorD)；

typedef enum {READ, DECODE} state_e;

state_e myState;

//Now you can use myState ...