我需要在火箭芯片项目中独立实例化最新版本的ICache。我能够使用6个月前的版本测试这个实例化。然而,我在最近的版本中遇到了它的'mem‘端口的问题:
val node = TLClientNode(TLClientParameters(sourceId = IdRange(0,1)))
.....
val mem = outer.node.bundleOut根据我的理解,ROCKET-CHIP项目开始使用特殊类型的节点,源节点和汇聚节点都应该使用'TLXbar‘类在条形图上连接。我试着遵循http://stackissue.com/ucb-bar/rocket-chip/tilelink2-245.html中的代码,但它似乎过时了。谁能告诉我如何连接这个端口?
发布于 2017-03-21 14:09:18
最近,我成功地创建了一个简单的TileLink2节点(只需使用一些掩码将输入传递给输出),并将其插入到l1backend.node和TileNetwork.masterNodes.head之间。所以我想我的经验可能会有所帮助。
Rocket-chip的diplomacy包扩展了chisel的Module层次结构。它主要由两部分组成:LazyModule和LazyModuleImp,其中LazyModuleImp是凿世界中真正的Module。
节点始终在LazyModule中创建,而node.bundleIn/Out应在LazyModuleImpl中引用。我们应该使用LazyModule中的节点通过:=互连。
另一件可能有帮助的事情是,在LazyModuleImp中,我们只能从直接属于相应LazyModule的节点引用IO包中的bundleIn/Out。
例如,如果你有一个包含节点的XXXCrossing的子延迟模块。最好不要使用它的bundleIn/Out作为当前惰性模块的IO包。否则,可能会成功编译chisel代码,但firrtl结果包含未声明的符号。
https://stackoverflow.com/questions/42445766
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