如何在SystemVerilog规范中标记问题

Question

我在一种电子设计自动化专有语言中发现了一个问题，并决定查看它是如何用SystemVerilog处理的，并发现LRM只是滑过了一个需要澄清的主题。

我试图在IEEE和Accellera网站上找到一个博客或电子邮件，但都失败了。

我的问题是:我如何与从事SystemVerilog工作的IEE小组联系，以指出可以在其规范中进行澄清的问题？

谢谢:-)

Answer 1

我是IEEE工作组的成员。

IEEE有一个臭虫追踪系统，您可以作为客人访问它，看看是否已经报告了这个问题。你也可以在一个流行的SystemVerilog论坛上发布你的问题，比如https://verificationacademy.com/forums/systemverilog或https://www.quora.com/topic/SystemVerilog，而且通常会有人在那里回应。