组件实例化错误

Question

对于以下VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
entity dff is
  port(
      d, clk: in std_logic;
      q: out std_logic);
end dff;
architecture behave of dff is
  begin
    process(clk)
      begin
      if(clk = '1') then
        q<= d;
    end if;
  end process;
end behave; 

还有一个替罪羊：

library ieee;
use ieee.std_logic_1164.all;
entity dff is
end dff;
architecture behave of dff is
  component dff is
port(d, clk: in std_logic;
     q: out std_logic);


 end component;


    signal  d_in: std_logic;
    signal  clk_in: std_logic;
    signal  q_out: std_logic;

begin
  d_ff : dff port map( d_in, clk_in, q_out);
  process
    begin
      if(clk_in = '1') then
      q_out<= d_in;
      end if;
  end process;
end behave;  

当试图模拟Modelsim时，会显示以下错误：

#错误加载设计 以下组件端口不在实体上： 再产出Q C/C/C .=‘3’>再

Answer 1

您的testbench的实体名也是dff。你需要给它取一个不同的名字(如dff_tb)。因此，在编译testbench时，它将覆盖另一个dff实体。