如何在VHDL测试平台中方便地对信号进行分组和驱动

Question

假设我有3个控制信号A，B和C。

在testbench中，VHDL中是否有一个函数可以对所有情况进行分组并快速迭代(例如，使它们能够使用for循环进行迭代)，而不是写出8种情况。

Psuedo代码示例：

for i in range 0 to 7
 grouped_signals <=std_logic_vector(to_unsigned(i,3)

Answer 1

它可以是一个信号分配，其中目标是一个聚合：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity agg_assign is
end entity;

architecture foo of agg_assign is
    signal A, B, C: std_logic;
begin
    process
    begin
        wait for 10 ns;
        for i in 0 to 7 loop
            (A, B, C) <= std_logic_vector(to_unsigned(i, 3));
            wait for 10 ns;
        end loop;
        wait;
    end process;
end architecture;

这就产生了：

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