我试图用case语句编写一个属性,直接从SystemVerilog 2012年的LRM中提取出来。
property p_rate_select (logic [1:0] rate);
case (rate)
2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n);
2'd1 : $rose(i_ffs_rdcount == 2) |=> $fell(o_telem_fifo_ready_n);
2'd2 : $rose(i_ffs_rdcount == 3) |=> $fell(o_telem_fifo_ready_n);
2'd3 : $rose(i_ffs_rdcount == 4) |=> $fell(o_telem_fifo_ready_n);
default : 0;
endcase
endproperty使用QuestaSim 10.4B,我得到以下错误:
**错误:(vlog-13069) checker.sv(196):接近" case ":语法错误,意外情况,期望禁用。
这个版本的Questasim不支持case语句吗?
发布于 2017-04-04 04:50:15
你需要Questa10.4e或更高版本。
https://stackoverflow.com/questions/43187013
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