什么是高密度脂蛋白合成中的“网络”

Question

我是电路综合的初学者，我经常遇到网这个词，但我永远找不到它的标准定义。在我看来，它指的是任何一种“黑匣子”，在那里它接收输入并产生产出。所以它可以是一个大电路内部的一个子电路，也可以是一个门阵列。我的理解正确吗？

Answer 1

不，你的理解不对。

Verilog

在Verilog中，net有一个精确的定义：

IEEE 1800-2012声明：

6.5网和变量 有两组主要的数据对象:变量和网。这两个组在分配和持有值的方式上有所不同。 一个网络可以由一个或多个连续赋值、原始输出或通过模块端口编写。多个驱动程序的结果值由网络类型的解析函数决定，A网不能按程序分配。

net可以是多种类型中的一种，例如：wire、supply0、wand，但是到目前为止，最常见的类型是wire。

IEEE 1800-2012接着说：

变量可以由一个或多个过程语句编写，包括过程连续分配。最后一次写入决定值.或者，变量可以由一个连续赋值或一个端口写入。

变量和净变量行为之间的主要区别在于它们在从多个地方分配时的行为，正如两个引号中的粗体文本所强调的那样：

表示一个网络，如果您从多个地方分配给它，其结果值由一个解析函数决定，该解析函数用于内建网络类型(wire等)。解析函数的行为取决于网络类型，即网络类型之间的差异。因此，例如，对于一个wire，如果1'b0和1'b1都被分配给它，如果两个赋值都以相同的强度赋值，则结果值将是1'bx (未知)。分辨率函数用于模拟真实的电子学。(用户定义的网络类型和驱动能力也会带来更多的复杂性，但让我们把它们放在这里讨论吧。)

用于变量，如果您从多个位置分配给它，则其结果值取决于最后编写的值(就像普通的软件变量)。因此，例如，如果分配了一个1'b0，然后分配了一个1'b1，则结果值将是1'b1，因为该值是最后赋值的。没有任何解决功能，也没有任何概念的驱动强度。

利用网络和变量对组合逻辑和时序逻辑进行建模。有关于何时可以使用net和何时可以使用变量的规则，使用哪种变量的选择受这些规则的制约(在上面的引号中给出)。这些在verilog中是严格的，但是在系统中已经放松了--Verilog达到了这样的程度，如果您不使用三状态逻辑进行设计，那么您就不需要系统中的网-Verilog。

VHDL有着完全相同的区别。Verilog网的VHDL等效为信号；Verilog变量的VHDL等效为变量。然而，在VHDL中使用where的规则是不同的，而且更严格(这并不奇怪)。

电子

在电子学中，网是指电流通过的一片金属。换句话说，网络是一个地方和另一个地方之间的连接。在物理上，它可以是一个PCB轨道，一个电缆，一个连接线或一个金属连接在一个IC上。一般来说，在数字电子学中，它最像是集成电路上的金属连接。

合成

因此，为了回答你的问题，如果有人在谈论逻辑合成器(门级netlist)的输出时使用"net“这个术语，他们几乎肯定是指第二个想法:门级netlist使用的任何格式的构造，即建模一个门和另一个门之间的连接。由于合成器通常将其门级netlist输出为Verilog，因此这些门之间的连接可能无论如何都是使用Verilog网(可能是wires)建模的。