利用冰风暴分析比特流

Question

我正在尝试理解Yosys/arachne生成的比特流，如http://www.clifford.at/icestorm/所述。

学习如何使用本文档的推荐方法是使用Yosys和Arachne合成非常简单的电路，对生成的比特流文件运行icestorm工具icebox_explain，并使用上述数据库的HTML导出来分析结果。icebox_vlog可用于将比特流转换为Verilog。该工具的输出文件还将在添加到生成的Verilog代码的注释中概述信号路径。

为了了解对比特流的影响，如果我可以更改.ex文件并将其转换回ASCII比特流(而不是手动标识位)以上传到FPGA，这将是很有帮助的。是否有办法这样做？

我有点担心用无效的比特流损坏FPGA。是否在已知的情况下会发生这种情况？有办法模拟比特流吗？

另外，如果有某种“高级”解释格式，例如在它们对应的I/O块上显示IE/REN位，而不是必须在比特流中设置它们的话，那将是有帮助的。有这样的格式吗？

我知道产生一个等效的Verilog电路的可能性，但问题是，它通常不允许我返回到比特流的无损往返。是否有一种方法可以生成等效Verilog电路(例如，通过显式实例化块)，在使用Yosys/arachne处理时产生完全相同的比特流？

Answer 1

我有点担心用无效的比特流损坏FPGA。是否在已知的情况下会发生这种情况？有办法模拟比特流吗？

到目前为止，我还没有损坏任何FPGA。(不过，在运行了一个循环重新编程的测试之后，我成功地损坏了一个冰上的串行闪光灯。)

但这并不意味着不能用无效的比特流对FPGA进行编程。理论上，您可以以一种产生驱动程序驱动冲突的方式配置FPGA。我不知道硬件如何处理这样的事情。我没有做任何实验来找出..。

另外，如果有某种“高级”解释格式，例如在它们对应的I/O块上显示IE/REN位，而不是必须在比特流中设置它们的话，那将是有帮助的。有这样的格式吗？

icebox_vlog产生更高级别的输出.但是它不会输出像I/O块这样的东西，所以它可能对您的需求来说太高了。

我知道产生一个等效的Verilog电路的可能性，但问题是，它通常不允许我返回到比特流的无损往返。是否有一种方法可以生成等效Verilog电路(例如，通过显式实例化块)，在使用Yosys/arachne处理时产生完全相同的比特流？

现在不行。但是，扩展icebox_vlog以提供此功能应该不难。因此，如果你真的需要这样做的话，你可能会有能力去增加你自己的能力。