包过程调用testbench刺激

Question

我有各种设计，使用FPGA的并行总线与微控制器。对于每个设计，我都有一个测试平台，我在总线上模拟了几个读/写操作，使用了模拟MCU定时的过程。

为了便于重用，我想知道如何将这些过程放入包中。现在，定义了这些过程，并在testbench实体的范围内对信号进行操作。我宁愿要这样的东西。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.mcu_sim.all; -- contains MCU component and procedures for bus R/W operations

entity tb is
end tb;

architecture a of tb is
    -- DUT
    component fpga is 
        port (
        clk, rst: in std_logic;
        Data: inout std_logic_vector(7 downto 0);
        Addr: in std_logic_vector(15 downto 0);
        wr: in std_logic;
        rd: in std_logic);
    end component;

signal      clk, rst: std_logic;
-- Bus signals 
signal      Data: std_logic_vector(7 downto 0);
signal      Addr: std_logic_vector(15 downto 0);
signal      rd: std_logic;
signal      wr: std_logic;

begin

    dut: fpga
    port map (

        clk => clk,
        rst => rst,
        Data => Data,
        Addr => Addr,
        wr => wr,
        rd => rd
    );

    mcu1: mcu
    port map (

        clk => clk,
        rst => rst,
        Data => Data,
        Addr => Addr,
        wr => wr,
        rd => rd
    );


    process
    begin
        clk <= '0';
        wait for 0.5 us;
        clk <= '1';
        wait for 0.5 us;
    end process;

    stimulus: process
    begin
        rst <= '1', '0' after 1 us; 

        -- A list of nice, easy-to-read procedure calls to control the MCU
        -- Defined in package mcu_sim: procedure buswrite(data: in std_logic_vector(7 downto 0); addr: in std_logic_vector(15 downto 0));

        buswrite(X"01", X"0000"); -- Command for mcu to take control of bus and do a write operation to the fpga
        buswrite(X"02", X"0001"); -- Command for mcu to take control of bus and do a write operation to the fpga

        wait;
    end process;

end a;

这个包mcu_sim将包含模拟MCU总线操作所需的一切，我可以轻松地使用过程调用泰勒我的刺激程序。我意识到这需要程序来控制mcu1内部发生的事情。有可能这样做吗？

如果没有，您将如何为测试刺激制定可重用的过程？

Answer 1

你可以把程序放在一个包裹里。然而，要做到这一点，您需要做两件事：

(一)你必须把这个程序分成两部分。过程声明(包括名称、参数和返回类型)进入包声明。重复子程序声明并添加子程序实现的过程主体进入包主体。

( ii)您的过程必须有完整的参数列表:参数列表必须包括该过程读取的所有信号和变量以及它分配给的所有信号和变量。

package mcu_sim is

  procedure buswrite(
    data_in       : in  std_logic_vector(7 downto 0); 
    addr_in       : in  std_logic_vector(15 downto 0);
    -- you will need to add all the MCU I/O here to give you a complete parameter list, eg
    signal Data   : out std_logic_vector(7 downto 0);
    signal Addr   : out std_logic_vector(15 downto 0);
    signal rd     : out std_logic;
    signal wr     : out std_logic    
    );

end package mcu_sim;

package body mcu_sim is

  procedure buswrite(
    data_in       : in  std_logic_vector(7 downto 0); 
    addr_in       : in  std_logic_vector(15 downto 0);
    -- you will need to add all the MCU I/O here to give you a complete parameter list, eg
    signal Data   : out std_logic_vector(7 downto 0);
    signal Addr   : out std_logic_vector(15 downto 0);
    signal rd     : out std_logic;
    signal wr     : out std_logic    
    ) is
  begin
    -- the code
  end procedure buswrite;

end package body mcu_sim;

所以，你的刺激过程会变成：

stimulus: process
begin
    rst <= '1', '0' after 1 us; 

    buswrite(X"01", X"0000", Data, Addr, rd, wr); 
    buswrite(X"02", X"0001", Data, Addr, rd, wr); 

    wait;
end process;

Answer 2

马修·泰勒( Matthew )的回答本质上是如何包装程序的正确方法。

它的缺点是导致测试平台变得更加混乱，例如

buswrite(X"01", X"0000", Data, Addr, rd, wr); 
buswrite(X"02", X"0001", Data, Addr, rd, wr); 

当你想写些更干净的东西时，比如

buswrite(X"01", X"0000"); 
buswrite(X"02", X"0001"); 

但是不能，因为信号Data, Addr, rd, wr不在包的范围内。

如果您还记得VHDL允许基于参数和返回类型签名的操作符和子程序重载，那么您将看到可以添加更简单的过程调用，它们调用打包的表单，而不存在歧义。

无论是在testbench的声明区域(在信号声明之后)，还是在您的刺激过程声明区域，所有这些信号都在范围内。

因此，您可以在这些声明区域中编写一个简单的过程(取决于需要查看的进程数量)。

procedure buswrite(
    data_in : in std_logic_vector(7 downto 0); 
    addr_in: in std_logic_vector(15 downto 0)) is
begin
    buswrite( data_in, addr_in, Data, Addr, rd, wr); 
end busWrite;

现在，您可以保持测试工作台代码的干净。