如何删除由Chisel后端生成的无用寄存器？

Question

当我合成由Chisel生成的verilog模块时，我得到了这类警告(很多!)：

Warning (10036): Verilog HDL or VHDL warning at Polynomial.v(26): object "T98" assigned a value but never read

在生成verilog代码时，是否有删除这种“无用”信号的选项？

我在scala代码中使用此选项生成verilog：

object PolynomialMain {
  def main(args: Array[String]): Unit = {
    chiselMain(Array("--backend", "v"), () => Module(new Polynomial()))
  }
}

在这里，我的built.sbt：

libraryDependencies += "edu.berkeley.cs" %% "chisel" % "2.3-SNAPSHOT"

scalaVersion := "2.11.6"

scalacOptions ++= Seq("-deprecation",
                      "-feature",
                      "-unchecked",
                      "-language:reflectiveCalls")

Answer 1

我不这么认为(现在还没有)。

凿子将大量的重物抛到较低水平的工具上.例如，您的合成工具将很高兴地忽略额外的未使用的寄存器，它使Chisel更容易不做分析本身。

但是，这肯定是将来应该解决的问题，因为生成带有这么多警告的代码是不好的形式！