将5位总线连接到32位输出总线。

Question

我的设计需要多路复用器，它们都有两个输入，大多数是32位宽。我开始设计32位，2:1的复用器。

现在我需要一个5位，2:1复用器，我想重用我的32位设计。连接输入很容易(请参阅下面的代码)，但我很难连接输出。

这是我的密码：

reg [4:0] a, b; // Inputs to the multiplexer.
reg select; // Select multiplexer output.
wire [4:0] result; // Output of the multiplexer.

multiplex32_2 mul({27'h0, a}, {27'h0, b}, select, result);

当我通过iverilog运行代码时，我收到一个警告:复用器需要32位的输出，但是连接的总线只有5位宽。仿真结果显示了预期的结果，但我想摆脱警告。

是否有一种方法可以告诉iverilog忽略多路复用器输出的27位未使用的位，或者i是否有将32位宽的总线连接到复用器的输出端？

Answer 1

我不知道#pragma或类似的东西(类似于C语言中的#pragma argsused )可以在Verilog中使用。

例如，Xilinx有一个名为“消息过滤”的特性，它允许设计人员沉默特定的警告消息。找到它们一次，选择它们，选择忽略，随后的合成不会触发这些警告。

也许您可以以一种不需要“浪费”连接的方式来设计您的复用器(但实际上并不浪费，因为合成器将从netlist中删除未使用的连接)。更优雅的解决方案是使用参数化模块，并使用所需的宽度实例化它。就像这样：

module mux #(parameter WIDTH=32) (
  input wire [WIDTH-1:0] a,
  input wire [WIDTH-1:0] b,
  input wire sel,
  output wire [WIDTH-1:0] o
);

  assign o = (sel==1'b0)? a : b;
endmodule

这个模块已经用这个简单的测试平台进行了测试，它向您展示了如何用params实例化一个模块：

module tb;
  reg [31:0] a1,b1;
  reg sel;
  wire [31:0] o1;

  reg [4:0] a2,b2;
  wire [4:0] o2;

  mux #(32) mux32 (a1,b1,sel,o1);
  mux #(5)  mux5  (a2,b2,sel,o2);

  // Best way to instantiate them:
  // mux #(.WIDTH(32)) mux32 (.a(a1),.b(b1),.sel(sel),o(o1));
  // mux #(.WIDTH(5))  mux5  (.a(a2),.b(b2),.sel(sel),.o(o2));

  initial begin
    $dumpfile ("dump.vcd");
    $dumpvars (1, tb);

    a1 = 32'h01234567;
    b1 = 32'h89ABCDEF;
    a2 = 5'b11111;
    b2 = 5'b00000;

    repeat (4) begin
      sel = 1'b0;
      #10;
      sel = 1'b1;
      #10;
    end
  end
endmodule

您可以使用Eda游乐场链接：http://www.edaplayground.com/x/Pkz亲自测试它。

Answer 2

我认为这个问题与5位宽的复用器的输出有关。你可以这样做来解决这个问题：

reg [4:0] a, b; // Inputs to the multiplexer.
reg select; // Select multiplexer output.
wire [31:0] temp;
wire [4:0] result; // Output of the multiplexer.

multiplex32_2 mul({27'h0, a}, {27'h0, b}, select, temp);
assign result = temp[4:0];

这可以很容易地在http://www.edaplayground.com/中使用下面的代码进行测试：(我重用了@mcleod_ideafix的代码)

// Code your testbench here
// or browse Examples

module mux #(parameter WIDTH=32) (
  input wire [WIDTH-1:0] a,
  input wire [WIDTH-1:0] b,
  input wire sel,
  output wire [WIDTH-1:0] o
);

  assign o = (sel==1'b0)? a : b;
endmodule

module tb;

  reg [31:0] a,b;
  wire [31:0] o;
  wire [4:0] r;

  reg sel;

  initial begin
    $dumpfile("dump.vcd"); $dumpvars;
    a = 10; b = 20; sel = 1;
  end

  mux MM(a,b,sel,o);

  assign r = o[4:0];

endmodule

如果你还在收到警告，请告诉我。