如何在VLSI设计中实现寄存器的后门访问？

Question

通常可以使用使用地址和数据总线的访问技术来验证可综合寄存器(这些总线很大程度上是硅片上实际硬件的一部分)。但是这种传统的接入技术消耗了有限的时间。

使用UVM的寄存器抽象层(RAL)是在您的设计中验证RTL寄存器的一种非常有效的方法。该方法的一个主要特点是‘后门访问’，它可以在零仿真时间内访问(即读取或写入)任何RTL寄存器。后门访问机制使用分层的HDL路径来实现。

问题是硅上的物理规定使这种零时间访问成为可能？

Answer 1

你不使用任何特殊的物理条款的硅，以使后门访问。UVM与仿真一起使用，在仿真中，您可以访问设计中任何信号的值。最多，设计人员可以为您创建一些丢弃的信号，以收集分散在整个设计中的寄存器的位。

Answer 2

UVM中的寄存器抽象层提供了对寄存器的后门访问，使用的技术只能在模拟期间使用。这可以通过综合工具不允许的分层引用，或者使用像DPI这样的工具编程接口。因此，这里的后门指的是仿真工具修改设计状态的能力。

当然，在设计中有一些后门可以绕过用于访问寄存器的正常硬件协议，但这是设计的一个功能方面，不会在0时间内出现。扫描链将是后门硬件访问的一个例子。

Answer 3

很明显没有。零访问时间在物理上是不可能的。在将设计提交给硅之前，您应该对其进行验证。