当我使用fpga设计cpu时，发现太多的"IOB“类型的键合公司适合这个设备。

Question

我使用ISE14.7并使用vhdl设计了一个cpu。地图制作时：

区块报价包:2309-太多的"IOB“类型的保税公司被发现适合这个设备。包装:18-设计太大，对给定的设备和包装。请检查“设计摘要”部分，以查看设计所需的资源是否超过了设备中可用的资源。注意:仍然会生成一个NCD文件，以允许您检查映射的设计。此文件仅供评估使用，不会通过PAR成功处理。此映射的NCD文件可用于评估设计逻辑如何映射到FPGA逻辑资源中。它还可以使用Xilinx静态时序分析工具(TRCE或定时分析器)来分析初步的逻辑级(预路由)时序。

这是我的杯子实体：

entity cpu is  port (
RST : in std_logic;
CLK : in std_logic;
ABUS : out std_logic_vector(15 downto 0);
DBUS : inout std_logic_vector(15 downto 0);
nMREQ : out std_logic;
nRD : out std_logic;
nWR : out std_logic;
nBHE : out std_logic;
nBLE : out std_logic;
nPRD : out std_logic;
nPWR : out std_logic;
nPERQ : out std_logic;
IOAD : out std_logic_vector(1 downto 0);
IODB : inout std_logic_vector(7 downto 0);

ir : out std_logic_vector(15 downto 0) ;

tABUS : out std_logic_vector(15 downto 0);
tDBUS : out std_logic_vector(15 downto 0);
tnMREQ : out std_logic;
tnRD : out std_logic;
tnWR : out std_logic;
tnBHE : out std_logic;
tnBLE : out std_logic);
signal tmpABUS :  std_logic_vector(15 downto 0);
signal tmpnMREQ :  std_logic;
signal tmpnRD :  std_logic;
signal tmpnWR :  std_logic;
signal tmpnBHE :  std_logic;
signal tmpnBLE :  std_logic;
signal tmpnPRD :  std_logic;
signal tmpnPWR :  std_logic;
signal tmpnPERQ :  std_logic;
end entity; -- cpu

在设计总结中:我用了129个咪咪，但总数是158。我哪里错了？谢谢。为我的英语道歉。

Answer 1

我太傻了！

我只是将entity中的信号声明移到architecture。

一切都很好，尽管我不知道为什么会发生一些乳房错误。

谢谢大家。

Answer 2

此错误是在实现映射期间生成的。这意味着所选的FPGA板对物理引脚没有足够的IO缓冲器。简单地说，你做的没有足够的物理引脚在你的FPGA板上。如果设计只是一个需要连接到Top下的模块，您可以忽略此错误，因为模块之间的数据通信不需要IO缓冲区。