如何在VCS中测试Chisel生成的verilog模块？vpi_uer.cc是如何用凿子工作的？

Question

在我跑完之后

sbt "run Hello --backend v --compile --test --genHarness --vcd"

我得到了Hello.v，Hel-Heless.v，vpi_user.cc文件

• 如何测试Hello.v文件？
• vpi_user.cc的用法是什么？

Answer 1

要在VCS中测试您的设计，可以使用生成的两个verilog文件：

• Hello.v :在Verilog中生成的Chisel设计
• Hello-Heless.v: Verilog中的testbench代码(由-genHarness选项生成)。当然，您必须修改它以改进您的测试。