FPGA:没有用户定义的时钟警告

Question

我在Vivado与Artix 7 (xc7a15tftg256)合作。在此项目中显示一条警告消息。

电源33-232没有用户定义的时钟在设计中找到！

我使用MRCC引脚进行系统时钟input.system时钟的使用是

if(rising_edge(clock)) then
    count := count+1;
end if;

请提供这个问题的解决方案。提前谢谢。

Answer 1

此警告意味着您的设计中没有定义的时钟信号。在某些情况下，Vivado会自动为您限制时钟，但是如果您直接为时钟使用输入引脚，则不会。仅仅使用时钟引脚是不够的，因为您也可以将时钟引脚用于IO。

您需要做的是提供一个时钟约束。一个例子是：

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

在nS中，周期是输入时钟的周期，波形后的第一个数字是上升边缘的时间，第二个是下降的时间。以上例子为250 The，50%占空比，0度相移时钟。波形参数是不必要的，如果你有一个50%的占空比时钟，没有相移。