VHDL编码与原理图编辑器

Question

有谁是高密度脂蛋白(VHDL/Verilog)方面的专家？

1. 直接用HDL编写您的设计？或者..。
2. 用原理图编辑器？

我知道对于简单的设计来说，这两种方法都足够了。

然而，在哪种情况下，一种方法比另一种更好？我的观点是，对于复杂的设计，一个原理图编辑工作流程最终很难维护。在实践中这是真的吗？

我只在Xilinx方面有过经验，但我对其他工具非常了解。

Answer 1

所有较低级别的HDL模块我都是手工编写的，因为在大多数情况下，您需要对所有事情的行为进行精细的控制。一个工具可能允许你拖放你需要的东西，但是你被限制在工具集中。手工编码允许您做任何您想做的事情，也允许您最小化资源的使用，并且只在必要时使用BRAMS/资源。我发现，由原理图编辑器生成的HDL往往比手工编写的FPGA资源使用更多。

另一点是，通常HDL构建都是脚本化的，GUI工具并不用于最终的构建。由于原理图编辑器是基于gui的，所以更难以自动化架构。

尽管如此，原理图编辑对于将设计的顶层(也就是将所有现有的HDL块连接在一起)都是很棒的。这不是描述低级事物的行为，而是一种很好的视觉化方法。最近，我一直在手工编写自己的自定义HDL，并在Vivado原理图编辑器中使用这些代码。它运行得很好，所以它确实取决于工具的使用方式。