在MyHDL模块中将内部信号连接到输出端口

Question

考虑到下面的示例(一个简单的8位计数器)，是否有更简单的方法将内部s_count信号连接到o_count端口？

def counter(i_clk, i_reset, o_count):

    """ A free-running 8-bit counter with a synchronous reset """

    s_count = Signal(intbv(0)[8:])

    @always(i_clk.posedge)
    def count():
        if i_reset == 1:
            s_count.next = 0
        else:        
            s_count.next = s_count + 1

    @always_comb
    def outputs():
        o_count.next = s_count        

    return count, outputs

当然，我可以在o_count函数中直接增加count，但这转化为生成的VHDL模块中的inout端口，我不想这样做。

Answer 1

我怀疑直接递增o_count是一个可以接受的解决方案。

实际上，它转换为inout，因为您不能用VHDL读取输出端口。

但是，只有当您将此模块转换为顶级模块时，才会发生这种情况。不过，这很可能是一个小的子模块。在这种情况下，层次结构是扁平的，o_count将是一个内部信号。