VHDL中双边触发触发器的数字倍频器

Question

我正在尝试实现一个数字输入频率倍频器。该电路由一个XOR2门、双边缘触发触发器和两个缓冲器组成。

频率进入到Xor输入之一。Xor门的输出通过缓冲器进入DFF的时钟信号。输出(通常为Q)，用于通过缓冲器将剩余的Xor输入和反馈到触发器的D输入。最后，将倍频器的输出从Xor门中提取出来。

我测试过电路和它的工作原理，我是VHDL的新手，对verilog有很好的基础知识。我想我应该对它进行分析，以便在第三年前对VHDL有所了解。

问候陌生人

Answer 1

如果任何人在未来遭受同样的命运，我在这里是几乎完成。您所要做的就是找到一种使用clk‘’EVENT代替if (clk ='1‘和clk’‘EVENT)的方法。原理图在这里

    entity freq_doubler is 
PORT (
        vin : in BIT ;
        vout : out BIT );
 end entity freq_doubler;

 architecture rtl of freq_doubler is 
 signal q : bit;
 signal d,clk,buff : bit ;


 begin 
  buff <= (vin XOR q);
  clk <= buff;
  vout <=buff;
p0: process (d,clk) is
    begin
    if (clk ='1' and clk'EVENT)  then
        q <=d;
    end if;
    end process p0;
end architecture rtl;


 configuration freq_doubler_conf of freq_doubler is 
for rtl
end for;
end configuration freq_doubler_conf;