用于初始化的VHDL状态机设计

Question

如何最聪明地设计用于初始化芯片的VHDL状态机。

我目前的设计是(用伪代码)：

…… …… 案例说明： 当s0 => VHDL_CODE_FOR_WRITING_VALUE_TO_REGISTER 国家:= s1； 当s1 => VHDL_CODE_FOR_WRITING_ANOTHER_VALUE_TO_REGISTER 国家:= s1； 当s2 => DO_SOMETHING_ELSE_TO_FINISH_INIT …… …… 终结案；

s0和s1中的代码仅与写入寄存器的值不同。

这让我觉得一定有一个更聪明的方法(仍然是合成能力)？

让我觉得可以做得更聪明的是“不要重复自己”这句话，但我不确定这是否适用于VHDL。

Answer 1

虽然VHDL应答者(包括我)的持续重复是“思考硬件，而不是软件”，但这一次，软件思维过程是一个很好地为您服务的过程：

通常的不要重复自己(干)解决方案是将您想要的行为封装在函数或过程中。您可以在VHDL中做到这一点，任何有能力的工具都可以。