如何从Xilinx的verilog源文件中生成原理图文件

Question

我在做什么

我开始玩，用verilog编写简单的算术逻辑单元。使用测试下的verilog为ISim创建输入和输出信号，我验证了代码的工作方式与我想要的一样。

我想从verilog源文件中生成原理图文件。

在“工具”菜单下，有一个示意图查看器。

​

但我不知道为什么：

• 它只列出了第一个源文件
• 以及如何在项目

中保存生成的文件

问题：

如何从Xilinx中的verilog源文件生成原理图文件？

Answer 1

1)可以双击组件，使其更深。在较新版本的ISE中，它会在原地扩展块，而不是将视图切换到单击的模块。

2)显然，没有储蓄的选择。原理图是由HDL代码生成的，所以无论如何保存它都没有多大意义。