Yosys ASIC合成流QoR/PPA度量

Question

我对Yosys比较陌生。我一直在修改一些专有的标准单元库，并试图提取一些QoR/PPA指标，类似于您可以从DC获得的指标。

• 最小松弛(包括最坏情况下的负松弛/WNS)
• 最大逻辑深度
• 单元区域1

因为，我知道有ltp命令，但它只报告每个模块的拓扑路径。我试着使用flatten将设计扁平化，但在netlist中似乎仍然存在层次结构。我应该在哪里插入flatten命令才能将netlist实际压平？

对于1，我知道您可以使用stat命令获取netlist中的单元格数，但这并不能告诉我DC的CellArea度量的等效值(因为每个单元格都有不同的区域)。我可以为每个单元格类型构建一个基于单元库数据表的单元格区域库，但这是相当费劲的。

另外，是否可以为合成指定一个目标时钟速率？我认为对于abc，有一个-D标志来表示延迟，但在我看来，这更像是输入延迟，而不是时钟周期。

谢谢!

Answer 1

-D传递给abc确实是时钟周期，而不是输入延迟。当指定时，这也会导致abc打印松弛信息。

您是否尝试过stat -liberty file.lib为单元区域使用一个自由文件？如果这不是按预期计算区域(我不太理解您的问题)，那么请在GitHub上创建一个有差异的特性请求。

平面化应该在hierarchy -top top_module_name之后运行，以完成分层精化并设置顶层模块。