电力禁用FPGA区域？

Question

我从事DPR项目已经有一段时间了，我一直在想，是否有一种方法可以使FPGA区域电禁用，以降低芯片的静态功耗？

使用Xilinx，我知道我可以定义pblocks并告诉工具链不要在其中放置任何块/路由，但是由于该区域仍然供电，我认为这里仍然会有一些泄漏电流，因此不会降低静态功耗。

考虑到我对FPGA架构的理解，我想可能有一种方法可以禁用整个时钟区域，但我无法确定。Vivado文档似乎并没有指出这样做的方式。

此外，考虑到可以这样做的假设，ICAP是否仍在运行并可用于DPR目的？在我看来，如果一个人试图重新配置一个FPGA使用ICAP在一个禁用的区域，这将不会对FPGA部分做任何事情，但我担心这将使ICAP挂起。

你们中有谁找到了这样做的方法了吗，或者有没有我遗漏的一段文档？

祝您今天愉快。

Answer 1

据我所知，没有办法关闭Xilinx的一部分(以降低其静态功率)。

你仍然可以做一个时钟门控(关闭时钟滴答声)，以减少动态功率，这通常是更大的部分的总电力预算。

例如，请参见UltraScale(+)体系结构中的BUFGCE原语，它可以启用/禁用输入特定区域的时钟( UG572第29页上的"BUFGCE时钟缓冲区“一章(v1.10.1) "UltraScale体系结构时钟资源”)。