如何使用“定义”来定义像mem0、mem1这样的结构？

Question

我试图使用`define来减少使用SystemVerilog编码时的行数。我可以在下面使用它：

`define a(num) tb.a.b.c.d.mem[num];

但是，我想使用如下：

`define a(num) tb.a.b.c.d.memnum;

结果如下：

`a(0) ===> tb.a.b.c.d.mem0;
`a(1) ===> tb.a.b.c.d.mem1;
`a(2) ===> tb.a.b.c.d.mem2;

我不知道怎么像上面那样生成。有人能帮我吗？

Answer 1

为了在没有常规分隔符(如空格、.、parens等)的宏中生成标记，可以使用双勾号显式分隔宏中的标记：

`define a(num) tb.a.b.c.d.mem``num