系统verilog中行编译器指令的工作

Question

请有人解释一下系统verilog中的“行编译器指令”的工作原理，试图从LRM读取它，但无法理解它

Answer 1

` `line指令的工作原理与C (What does #line mean?)等其他语言中的工作原理相同。

主要使用的工具是从另一种语言生成SystemVerilog代码的工具，这样由生成的SystemVerilog代码生成的任何消息都可以指向原始代码，而不是已翻译的代码。这甚至适用于展开SystemVerilog宏的工具，也是一个很好的例子。假设我有这个5行文件top.sv

module top;
`include "defines.h"
   `M(A)
   `M(B)
  initial x.x=0; // elaboration error
endmodule

这5行文件定义.h

int i1;
`define M(arg) \
   int L1_``arg; \
   int L2_``arg;
int i2;

SystemVerilog宏预处理器的输出是这26行文件out.sv

`begin_keywords "1800-2017"

`line 1 "top.sv" 0
module top;
  
`line 1 "defines.h" 1
int i1;
  


`line 4 "defines.h" 0

int i2;

`line 6 "defines.h" 0

`line 2 "top.sv" 2

        int L1_A;     int L2_A;
        int L1_B;     int L2_B;
  initial x.x=0;
endmodule
   

`end_keywords

如果我试图编译并运行这个out.sv文件，则会在top.v的第5行而不是out.sv的第22行报告错误。