当我在verilog中模拟非阻塞赋值时，模拟时间没有提前？

Question

module blocking( );
reg a,c,d,e,f ;
reg b = 'b0;
always 
begin 
a <= #10 b ;
c <= #10 a; 
end 

always
begin
#100;
$stop;
end
always
#10 b = ~b;

endmodule

Answer 1

第一个always块在其进程中没有延迟。All总是阻塞不满足的循环过程线程。使用always_comb，它将等待b或c上的更改成为它的循环。